[发明专利]使用对方存储器的二个处理器间非同步串行通信收发装置

权利要求书

1．使用对方存储器的二个处理器之间非同步收发装置，其特性在于包括：为同处理器B进行数据发送／接收，而有选择地产生片选信号(／CS)、读取信号(／RD)、写信号(／WR)、地址信号、数据信号、中央处理器时钟信号，同时接收输入复位信号(／RESET)、等待信号(／WAIT)、错误信号(ERR)的处理器A；

分别有选择地接收输入上述处理器A的片选信号(／CS)、读信号(／RD)和写信号(／WR)的方式寄存器(1)、地址寄存器(2)和发送数据寄存器(3)；

接收输入由上述方式寄存器(1)、地址寄存器(2)、发送数据寄存器(3)各自发出的输出和由外部提供的时钟，并输出给总线驱动器(14)以把数据传送到处理器B的并行／串行寄存器；

总线驱动器(14)；

同时接收输入上述并行／串行寄存器所接收输入的数据，产生奇偶并把该奇偶输出给并行／串行寄存器(10)的奇偶发生器(8)；

有选择地接收输入上述被输入的数据值并把复位信号(／RESET)提供给时间延迟以及处理器A，再把该值输出给第1计数器(6)的等待寄存器(4)；

第1计数器(6)；

把处理器B的数据传送给处理器A所使用的总线接收器(15)；

接收输入总线接收器的数据并将之输出给接收输入来自错误方式检测器(13)的信号的第2逻辑门的奇偶校验寄存器(12)；

在有选择地把信号输出给等待寄存器(4)的同时还输出给奇偶校验寄存器(12)的串行／并行寄存器(11)；

接收输入上述总线接收器(15)的输出信号和时钟(CLK)并将之输出给第2逻辑门(9)的错误方式检测器(13)；

根据由奇偶检验寄存器(12)、错误方式寄存器接收输入的值产生错误信号(／ERR)并将之输出给处理器A的第2逻辑门(9)；

接收输入上述方式寄存器(1)、等待寄存器(4)的输出和中央处理器时钟(CPUCLK)信号将之输出给第1逻辑门(5)的第2计数器(7)；

分别把上述第1计数器6、第2计数器(7)的输出作为输入，并把等待信号(／WAIT )输出给处理器A的第1逻辑门(5)。

2．根据权利要求1所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于：在要从上述处理器A把数据写入处理器B时，处理器A一侧，片选信号、写信号被设为“低”状态，在地址(ADDRESS)位于发送／接收数据区中时，写方式值被输入给方式寄存器(1)的同时，通过位于地址线的值被输入给地址寄存器(2)，及位于数据线的值被输入到发送数据寄存器(3)，可以在处理器A的CPU速度比存取时间更快时判断应该等待，并把中央处理器时钟(CPUCLK)的数置于等待寄存器区并输入到等待寄存器(4)，等待寄存器(4)的复位值若达到最大值，则只延迟上述等待寄存器(4)的值，并输入到地址寄存器(2)、发送数据寄存器(3)，而后，由并行／串行寄存器(10)按方式寄存器(1)、地址寄存器(2)和数据寄存器(3)的顺序，使寄存器的并行值变成为串行值总线驱动器的信号(TXD)，并输出出去。

3．根据权利要求2所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于：进入到上述并行／串行寄存器(10)的输入数据同时也被输入到存储器发生器(8)并产生奇偶，再被输入到并行／串行寄存器(10)的奇偶输入端，为了驱使从并行／串行寄存器(10)输出的数据到达较远距离，利用总线驱动器(TXD)(14)将数据传送给处理器B。

4．根据权利要求1所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于：当处理器A要读取处理器B的数据时，在处理器A一侧置片选择信号、读取信号为“低”状态，在地址位于发送／接收数据区域中时，读取(READ)方式值被输入到方式寄存器(1)，同时，位于地址线的值被输入到地址寄存器(2)，位于数据线的值被输入到数据寄存器(3)，等待信号不管等待寄存器(4)的值如何总是置“低”，总线接收器的信号(RXD)通过总线接收器被输出出来，当总线接收器的信号(RXD)是正常状态时，把开始位输入给计数器(7)，当上述RXD被输入到串行／并行寄存器(11)并全部输出并行数据时，等待信号(／WAIT)由“低”变为“高”，则处理器A便读取置载于数据线上的值。

5．根据权利要求4所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于：在由上述串行／并行寄存器(11)输出的并行数据通过奇偶校验寄存器(12)校验奇偶时，若产生奇偶错误，则通过第2逻辑门(9)使(／ERR)信号变为“低”，在从总线接收器(RXD)(15)输出的RXD带有错误方式时，用错误检测器(13)检查错误，并根据第2逻辑门(9)使(／ERR)信号变为“低”来表明检测出错误。