[发明专利]使用对方存储器的二个处理器间非同步串行通信收发装置无效

专利信息
申请号: 96104639.2 申请日: 1996-04-18
公开(公告)号: CN1060279C 公开(公告)日: 2001-01-03
发明(设计)人: 金泳龟;金在琨 申请(专利权)人: 现代电子产业株式会社
主分类号: G06F15/163 分类号: G06F15/163
代理公司: 永新专利商标代理有限公司 代理人: 蹇炜
地址: 韩国*** 国省代码: 暂无信息
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摘要:
搜索关键词: 使用 对方 存储器 处理器 同步 串行 通信 收发 装置
【说明书】:

本发明是关于在通信系统中在用使用对方存储器的二个处理器非同步串行通信方法来传送数据时所使用的装置的发明,特别是关于在使用对方的存储器对利用等待方式的装置的发明。

过去,在处理器之间传递数据时,使用串行通信或者并行通信。但是,虽然在串行通信时有用不多的线就可以把数据传递到远距离的优点,但因传递速度的制约而存在其使用受限制的缺点。另一方面,在并行通信时虽然其传递速度比串行通信快、使用也方便,但却又存在需要多条传输电缆线以及要传送到远距离处时需要众多的驱动器的缺点。

另外,在使用对方存储器的二个处理器之间非同步串行发送/接收装置中,有利用中断信号的方法。发明要解决的课题

然而,上述使用中断的方式在同对方频繁地进行数据传递时,因中断而需要额外的处理功能,故存在性能降低的问题点。

另外,作为使用非同步串行通信的技术,虽然美国专利第5388091号曾有过提案,但其主要是用在检查电子控制装置特性的试验装置上,并没有提出过使用对方存储器的技术。

本发明就是为解决上述的传统问题所做的其目的是提供一种可以象并行通信那样地写入或读取对方处理所期望的地址的数据,而且是象串行通信那样需要较少的传输线和较少的驱动器,就能传递数据到较远的距离去的使用对方存储储器的二个处理器间非同步串行通信发送/接收装置。为达到上述目的,本发明采取以下技术方案:

本发明的使用对方存储器的二个处理器之间非同步串行通信收发装置,由以下各部构成:

处理器A,其有选择地产生同处理器B进行数据发送/接收所需要片送信号、读信号、写信号、地址信号,数据信号和中央处理器时钟信号,并接收输入复位信号、等待信号和错误信号;

方式寄存器、地址寄存器10、发送数据寄存器、这些寄存器分别接收输入处理器A的片选信号、读信号和写信号;

并行/串行寄存器,该寄存器接收输入方式寄存器,地址寄存器、发送数据寄存器各自的输出和由外部提供的时钟,并输出给为把数据传送给处理器B所使用的总线驱动器;

总线驱动器;

奇偶发生器,该发生器同时接收输入并行/串行寄存器接收输入的数据,产生奇偶并将之输出给并行/串行寄存器;

等待寄存器,该寄存器有选择地接收输入上述被输入的数据值并提供复位信号给时间延迟及处理器A,并把其值输出到第1计数器;

第1计数器;

总线接收器,该装置用于把处理器B的数据传递给处理器A;

奇偶校验寄存器,该寄存器接收输入总线接收器的数据并将之输出给接收输入了来自错误方式检测器信号的第2逻辑门;

串行/并行寄存器,该寄存器在有选择地把信号输出给等待寄存器的同时,还输出信号给奇偶校验寄存器。

错误方式检测器,该检测器接收输入上述总线接收器的输出信号和时钟并将之输出给第2逻辑门;

第2逻辑门,该逻辑阵列根据接收输入的来自奇偶校验寄存器、错误方式检测器的值产生错误信号,并将之输出给处理器A;

第2计数器,该计数器接收输入方式寄存器、等待寄存器的输出和中央处理器时钟信号,并将之输出给第1逻辑门;

第1逻辑门,该逻辑阵列分别以第1计数器、第2计数器的输出作为输入,并把等待信号输出给处理器A。

发明的效果如下:

如前所述,本发明是利用双口动态随机存储器的非同步串行通信方式,不仅具有由不多的几条传输线的构成及与此相应所需驱动器减少所带来的经济效益,而且还具有物理上使用的方便性。此外,还可以提供可象使用自己的存储器一样地使用对方双口动态随机存储器的并行通信方法的逻辑上的方便性。

还有,为了解决使用中断信号时所存在的问题,在使用等待信号频率地同对方进行数据传递时,还有不需要因中断而要求的额外的处理功能的优点。以下参照附图,对本发明的实施例做详细说明:

图1是作为本发明的使用对方存储器的二个处理器之间

非同步串行通信发送/接收装置的方框构成图。

图2是使用对方存储器的二个处理器之间非同步串行通

信发送/接收装置的方式设定地址构造图。图3是图1中处理器B与本发明装置之间的数据格式构

造图。

(A)是写入(WRITE)时TXD数据格式的

构造图。

(B)是读出(READ)时TXD数据格式的构

造图。

(C)是方式(MODE)利用时TXD数据格式

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