[发明专利]高输出功率的高频静态感应晶体管

说明书

本发明涉及静态感应晶体管(SIT)，特别涉及高输出功率的高频凹栅型或侧栅型静态感应晶体管。

参看图20叙述现有技术的SIT。图20(A)表示表面栅型SIT，它包括，作为漏区的n⁺衬底101，设置在衬底101上面作为沟道区的外延层102，在n型外延层102表面上形成的n⁺源区103和p⁺栅区104。按照这种表面栅结构，通过减少栅电阻以便改善高频特性。已提供在大约1GHz工作的表面栅型SIT。由于设置扩散深度为2-3μm或更深的P⁺栅区104，则当n型外延层102的厚度是20μm时，可能获得200-300V的击穿电压，同样，当n型外延层102的厚度是6μm时，可以获得600V的击穿电压。

已经提出如图20(B)和图20(C)所示的凹栅型和侧栅型SIT作为进一步改善高频特性的结构。在凹栅型SIT中，在n型外延层102中形成槽105。在槽105的底上形成P⁺栅区106。在侧栅型SIT中在槽107的两个拐角形成P⁺栅区108，槽107是在n外延层102中形成的。因为这两种SIT和表面栅型SIT相比，减少了栅-源间的电容量C_gs和栅-漏间的电容量C_gd，所以功率增益几乎上升到UHF频段的上限。在凹栅型SIT的情况，外延层102的厚度是大约6-10μm，在1-3GHz的功率增益是7-10db，并且器件可能在几GHZ的最大振荡频率f_max下工作，增益变成1(0 dB)。

为提高高频特性，要减少栅-源电容C_gs和栅-漏电容C_gd。为减少C_gd，可以把P⁺栅区106的扩散深度Xj作浅。由于C_gd随栅区和漏区之间的距离增大而相反地增加，可把n外延层102作厚，以便减少C_gd。但是，如果把n外延层102作厚，则由于电子从源区到漏区引的传输时间影响，结果减少增益。因此，C_gd和f_max对n外延层102的厚度有一折衷关系。

为了增加栅-漏间的击穿电压BV_gd，可以增加Xj。但是，可减少栅区和漏区之间的距离来增加C_gd。也就是说，BV_gd和C_gd与P⁺栅区106扩散厚度Xj有一折衷关系。如上所述，高频特性与击穿电压有很大关系。BV_gd是栅漏区之间P-n结的反向击穿电压，由此，确定适于漏区的最大电压(击穿电压)。

实际的凹栅型SIT的BV_gd比由平面结确定的理论击穿电压要低。给栅和漏区之间的P-n结加电压，直到击穿，然后用红外线辐射显微镜观察SIT的表面。发现在P⁺栅区106的最外缘部分的温度升高因此，在最外面部分产生的球面形或圆柱形的结区的击穿电压降低而不是在栅和漏区之间的平面结区(获得理论击穿电压的部分)击穿电压降低。

因为SIT的输出功率与漏电压和漏电流成比例的增加，为了实现高频大输出功率的器件，采用由栅漏区之间的厚度确定的理论击穿电压，但不降低高频特性，进行最佳设计。但是，实际的BV_gd要低于理论击穿电压，因此，为了提供高频大输出功率的凹栅型SIT，应使BV_gd增大到算出的理论击穿电压。对于侧栅型SIT要进行同样的处理。

其次，参照附图21(A)简略叙述SIT中的栅和源极结构。在用虚线包围区中(元件区120)，平行地设置P⁺栅区和n⁺源区，栅极108和源极109分别设置在P⁺栅区和n⁺源区上。铝(A1)栅接触点110和铝(A1)源接触点111形成在最外面的元件区120上。栅接触点110和每一栅电极108之间的连接区112用右上斜线表示，源接触点111和每一源极109之间的连接部分用左下斜线表示。如图21(B)所示，在外延层102上面形成氧化膜114，在氧化膜114上面设置栅接触点11。同样，虽然没有表示，在氧化膜114上面，也形成源接触点111。上述接触点结构中，在栅和漏区之间的击穿电压虽然决定于每个A1接触点下面氧化层的厚度和质量，但是它是大约200-300V。