[发明专利]半导体器件中CVD铝膜的制造方法

说明书

本发明一般涉及到半导体器件的制造方法，具体涉及到具有高反射度和低表面粗糙度的CVD(化学汽相淀积)金属层的制造方法。

随着集成电路器件的日益复杂，需要应用多层的金属互连件给集成电路中大量的元器件提供电连。集成电路装置之所以日趋复杂，部分是由于减小了器件的特征尺寸与特征间距。在所减小的特征尺寸中，有互连金属线的和用来使这些金属线相互作电接触并同基片中的器件区作电接触的通孔的宽度与间距。随着这种特征尺寸的减小，便引起了新的问题，而为了经济和可靠地生产半导体器件，这些问题必须解决。

器件特征尺寸的减小常导致通孔纵横比的加大。通孔的纵横比定义为孔深除以孔宽。随着通孔纵横比的增大，需要有新的使器件镀金属的方法，以在通孔中实现充分的底面覆盖。常规的CVD法无法提供具有充分共形性的金属膜来完全覆盖住高纵横比通孔的底面。此外，通常的物理汽相淀积(PVD)法或溅射工艺也不能在高纵横比的通孔中给其侧壁与底面提供合适的金属覆盖。为此，在超大规模集成(VLSI)器件中形成通孔的典型方法是，结合CVD法与平面化方法于通孔中形成耐高温金属塞。一旦形成了通孔塞后，就可以用通常的淀积技术如CVD与PVD在塞上淀积金属层。

尽管通孔塞法能有效地通过高纵横比的通孔形成金属互连，但这种方法复杂，还要求采用耐高温金属例如钨，而钨和通常用作金属互连件的铝合金则有不同的导电性。导电性能的差异由于电迁移和其它现象则会在金属互连结构中形成空隙。

当前用来改进金属互连和使相应工艺过程的复杂性最小化的方法包括PVD淀积的金属与CVD淀积的金属的组合。这种组合形式的优点在于，PVD淀积法给出了一种在介质表面上淀积核化层的方法。CVD法是各向同性的淀积方法，因而具有用来充填通孔的所需特性。但是，采用CVD淀积的金属的主要缺点是常规的CVD法带来的低反射度和高的表面粗糙度。低反射度和高的表面粗糙度则使之难以将高分辨率的光刻法用于为VLSI器件形成金属细线互连所必须的CVD淀积的金属层。

为了制得更有用的CVD淀积的金属膜，已开发了各种底层的PVD材料层用来与CVD淀积的金属膜结合。但是现有技术的底层PVD膜不能将上层的CVD淀积的金属膜的反射度与表面粗糙度改进到足以获得高分辨率、细线互连图案的程度。因此，仍然需要有用来制造具有高反射度与低表面粗糙度的改进的加工方法。

为实施本发明，提出了一种制造半导体器件中CVD铝膜的方法，其中所形成的CVD铝膜具有高的反射度和低的表面粗糙度。依据本发明的方法所形成的CVD淀积铝膜，可以由高分辨率的光刻技术图案化。在集成电路器件中形成细的金属互连导线。在本发明的一个实施例中，构成了一种上面有介质膜的基片。此基片置于惰性气体气氛中，在介质膜上溅射上钛膜。然后在基片保持于惰性气氛中时，在钛膜上溅射第一铝膜。在第一铝膜上形成CVD的第二铝膜，此第二铝膜与第一铝膜密切接触。本发明的上述工艺将第一铝膜的反射度与表面粗糙度传给整个第二铝膜，生成出具有高反射度和低表面粗糙度的CVD铝膜。

图1是用来实施本发明的多室型淀积设备的示意图；

图2-3以横剖面形式说明本发明的工序；

图4是依据本发明和依据现有技术形成的铝金属膜中反射度与膜厚关系的曲线图；和

图5是现有技术工艺中的和本发明工艺中的表面粗糙度相对于金属成分关系的曲线图。

须知为简明起见，图中所示的元器件未必是按比例绘制的。例如，某些元器件相互之间作了相对的扩大。此外，在认为是合适的条件下，图中以重复的标号指彼此对应的元器件。

本发明提供了具有高反射度(类镜面质量)和低表面粗糙度的金属膜的制造工艺或制造方法。本发明的制造工艺还提供了共形地淀积金属膜以充填具有高纵横比的孔的方法。依据本发明形成的金属膜可由高分辨率的光刻技术图案化，形成集成电路器件中的金属导线。此外，本发明提供的有一定高度的金属台阶式的覆盖不需将耐高温金属塞用于多层次金属器件中。通过形成一种可在其上形成金属互连件的复合核化层，可以改进反射度与低的表面粗糙度。下面将描述最佳方法的实施例，其中的所有工序都是真空中和在惰性气氛下进行的，通过这方面的说明当可更全面地理解本发明的优点。

图1是用来实施本发明的有代表性的加工设备10的示意图。加工设备10包括一个为一批加工室环绕的转运室12。设置有一负载用闸室14，可相对于转运室12运进和运出半导体晶片。转运室12内有一晶片输送机构16，用来将半导体基片转运到转运室12周围的各个加工室。