[发明专利]装有供快速存取用的数据输出通路的半导体存储器

说明书

本发明涉及一种半导体存储器，具体地说，涉及一种装有扩充数据输出方式期间用以进行高速输出操作的数据输出通路的半导体存储器。

这项关于装有供高速输出操作用的数据输出通路的半导体存储器的专利申请是根据韩国专利申请29572/1995提出的，这里也把该专利申请包括进来，供各种用途参考用。

要改进半导体存储器的质量，除提高半导体存储器的集成度外，重要的一点是高速输出数据。为达到此目的，历来在简化数据输出步骤或尽可能缩短输出通路方面进行了改进性的研究。然而，随着半导体存储器功能逐步多样化，半导体存储器的结构设计得越来越复杂，从而产生了这样的问题：要在半导体存储器如此复杂的结构以下高速输出数据相当困难。为使半导体存储器快速工作而进行的种种尝试中，有一种是在正常方式的操作中采用各种操作方式，例如四位组方式、页面方式和扩充数据输出方式，且在一个存取周期期间存取多个数据位。在普通正常方式的情况下，输出数据的一般步骤是使数据在列地址选通(以下称CASB)信号的预充电区处于三态状态，然后在该列出址选通CASB信号起作用时接收地址输入，从而将收到的地址输入输出出去。另外，在扩充数据输出方式(以下称EDO)期间，在列地址选通CASB信号的预充电区也保持同样数据的同时，若下一个周期产生的输出数据的状态与以前的数据同，则保持该信号的状态原封不动。另一方面，若其中产生的输出数据的状态与以前的数据同，同将输出数据全面转移。因此，扩充数据输出方式EDO的好处是，由于输出数据甚至在列地址选通CASB信号的预充电区也维持与以前的数据一样，因而可以缩短页面周期。

图1是本发明输出数据各步骤的示意图。

参看图1。为方便起见，假设选取存储器12，这时若用以从系统(图中未示出)进行读出操作的控制信号[例如行地址选通(以下称RASB)信号或列出地址选通CASB信号]触发成逻辑“低”电平，则产生各种与上述控制信号同步的内部控制信号，从而顺次按给定的定时控制加以控制，进行读出操作。在一般的半导体存储器中，基本上采用地址多种转换系统来减小芯片的体积，其中同一地址线由行地址选通信号RASB信号或列地址选通CASB信号控制，所输入的地址则分别识别成行地址或列地址。这样，当指定行地址时，选取该行地址相应的既定字线同时升压字线电压加到字线上，从而使单元数据和位线分享电荷。任意选取某一字线且使两者分享电荷时，一对位线BLi与BLi之间产生既定电平的电压差。读出放大器(P-S/A和N-S/A)14和16读出并放大上述两位线之间的电压差，然后提高该对位线之间的电压。就是说，电荷分享操作之后，一对位线BLi和BLi分别在N型读出放大器和P型放大器进行负放大和正放大操作，且分别提高到供电电压VCC的电平和地电压VSS的电平。位线BLi与BLi之间的电压充分提高到CMOS电平之后，在列解码器(图中未示出)中对任一列地址进行解码且启动相应的列选择线(以下称CSL)时，就选取了给定的列选择18和20，从而使该对位线BLi和BLi之间的电压可以传送到一对输入/输出线路IOi和IOi，进而可将所传送的电压加到第一数据通路上。第一数据通路的电压再次在输入/输出线路读出放大器(IO S/A)34经读出和放大后发送到第二数据通路。这里，PMOS晶体管P₁到P₂分别预先充电第二和第三数据通路。这时，当控制信号PFDBSi1和PFDBSiB1传送到传输门38的门电路时，加到第二数据通路的数据就传送到第三数据通路，同时暂存入锁存电路40中。接着，第三数据通路的电压经中继器42传到第四数据通路，第四数据通路的电压传送到数据输出缓冲器44。数据输出缓冲器44根据控制信号PTRST的输入输出加到第四数据通路各数据相应的输出数据DOUT。上述输出数据DOUT经焊接点(图中未示出)传送到芯片外部。这样就完成了读取1位数据的读操作。