[发明专利]使非平面层平面化的方法

说明书

本发明涉及一种平面化方法；而更具体地说是涉及一种通过采用电镀方法使非平面层平面化的改进方法。

众所周知，在加工许多种电子零件中，比如，薄膜磁头或者超大规模集成(VLSI)芯片，通常要在基底上形成一个导电层，从而使定位在基底上的元件电气连接。随着基底上元件数目的增加，一个单一的导电层不能适应其中的所有元件，这样就有必要使用多个相互层叠在一起的多重导电层，其中在二个连续导电层之间有一层绝缘材料。

然而，每个导电层都具有一个不可忽略的、有限的厚度，且在形成导电叠层中，该厚度通常在位于相应的导电层上面的绝缘层上面造成突起的形成，这些突起使得在其他导电层上层叠导电层变得逐渐地困难。

进一步，还存在其他与此方法有关的困难，其中之一是，为了使获得的突起的侧边不是太陡，相应的导电层必须首先以一定的方式构成图案，也即使其侧边不是太陡，而这一点涉及许多困难的处理步骤。

因此，本发明的目的是要提供一种通过采用电镀方法使非平面层平面化的方法。

根据本发明，提供了一种使非平面层平面化的方法，该方法包括下列步骤：

(a)在非平面层上形成一个介电层，该介电层具有由于非平面层而产生的突起；

(b)在介电层的上面加一个播种层(seed layer)，该播种层具有由于介电层的突起而产生的隆起；(c)在播种层的上面形成一个光刻胶层；(d)使光刻胶层的一些部分形成图案且将其部分地去除，由此使播种层的上表面的一些部分暴露出来；(e)在播种层被暴露的各部分上面形成一个导电层；(f)去除剩余的光刻胶层直到位于其下的播种层被暴露出；(g)以这样以下方式去除仍残留的光刻胶部分、介于导电层之间的播种层和介电层的一部分，也即，使介电层中的突起完全被去除；以及(h)去除导电层和每个导电层下面的播种层。

从下面结合附图对优选实施方案的描述中，本发明的上述及其他目的将变得明显，其中：

图1A至1H为说明根据本发明之平面化方法的示意性横截面视图。

参考图1A至1H，所示为陈述根据本发明的平面化方法的示意性横截面视图。

图1A中所示为一个具有结构12的基底11，该结构由一种导电材料，比如铜(Cu)、金(Au)制成，具有高度(H)，且通过采用CVD(化学汽相沉积)或者PVD(物理汽相沉积)方法形成在其上表面上。接着，一个由一种绝缘材料，比如二氧化硅(SiO₂)制成的介电层通过采用蒸发方法或溅射方法以这样一种方式形成在基底11上面，也即，其厚度大于或等于结构12的高度(H)，造成在介电层13中具有突起13’，各突起13’都位于每个结构12的上面。

在后一个步骤中，如图1B中所示，一具有预先确定厚度的播种层4通过采用蒸发方法或溅射方法被加到介电层13的上面，其中播种层14具有由介电层13上的突起13’产生的隆起14’。在电镀方法中，播种层24通常由一种相同或者兼容的材料制成，由此使导电材料被电镀上去，从而加强它们之间的粘着力。然而，因为这样一种材料对二氧化硅的粘着力是差的，所以播种层14由一层由，比如，金(Au)、铜(Cu)制成的上层和一层由，比如，钛(Ti)或铬(Cr)制成的底层组成，该底层对二氧化硅具有一个相对较大的亲合力。底层和上层的厚度分别由下列公式定义：

t₁＝t{E₁(E₂-E)}/{E(E₂-E₁)}    公式1

t₂＝t{E₂(E₁-E))}/{E(E₂-E₁)}   公式2

其中，t是播种层14的厚度，t₁是底层的厚度，t₂是上层的厚度，E₁是底层的蚀刻率(etching Rate)，E₂是上层的蚀刻率，E为当二氧化硅的蚀刻率等于光刻胶的蚀剂率时，二氧化硅的蚀刻率。从而，通过上述公式，播种层14的蚀剂率可以设置成类似于光刻胶和介电层的蚀刻率。

参见图1C，采用旋涂方法，在播种层14的上面形成一个光刻胶层15，然后，光刻胶层15在隆起14’上的部分通过采用光刻方法被构成图案并且通过采用一种显影剂被去除，从而以这样一种方式将播种层上表面的部分暴露出来，也即，其剩余部分中的每一部分都有一个比各隆起14’的高度更厚的厚度。