[发明专利]非易失性半导体存储器件

说明书

本发明涉及一种非易失性半导体存储器件，具体地是涉及悬浮栅型非易失性半导体存储器件。

图1(a)是显示常规的非易失性半导体存储器件的结构的平面图，图1(b)是放大的沿图1(a)中X-X’线取得的剖面图，以及图1(c)是放大的沿图1(a)中Y-Y’线取得的剖面图。

作为能够写入和擦除数据的非易失性半导体存储器件，电擦除可编程序只读存储器(快速存储器)(下文中称之为EOROM)迄今已被了解，它是一种场效应晶体管，其中第一栅绝缘薄膜设置在半导体基片表面形成在源和漏区之间的沟道区域上，以及通过第二栅极绝缘薄膜和悬浮栅电容性耦合的控制栅形成在第二栅绝缘薄膜上。

这种半导体存储器件根据以数据“0”和“1”的形式表示的悬浮栅电荷存储状态间的差别存储阈值电压间的差别。

如图1(a)，1(b)和1(c)所示，源区和漏区1和2形成在P-型半导体基片7上，以及第一绝缘薄膜8，悬浮栅51，第二绝缘薄膜9和控制栅5依次形成在沟道区域的上面，沟道区域形成在源区和漏区1和2之间。起场氧化物薄膜作用的第二绝缘薄膜9使元件和其他相邻的元件绝缘。被引进磷的多晶硅通常用作悬浮栅51。在这个实施例中，垂直方向上互相相邻的元件共用源区和漏区1和2，如图1(a)所示，这些元件还用源区和漏区1和2作为导线。第四绝缘薄膜13使源区和漏区1和2与悬浮栅51分开。

为了增加这种悬浮栅型非易失性半导体存储器件的集成密度，就要减少悬浮栅的栅长度和存储单元间的间隔。此外，为了达到这个目，用缩小投影曝光设备执行曝光来形成悬浮栅。

即便是用上面提及的缩小投影曝光设备执行曝光，但因为缘于缩小投影曝光设备的分辨率的固有限制，在减小悬浮栅的栅长和存储单元间的间隔上存在着限制，所以在增加悬浮栅型非易失性半导体存储单元的集成密度上也存在限制。因此，存在着由这样的缩小投影曝光设备的分辨率的限制决定的最小的尺度。

沿着垂直于连接源区和漏区的轴线的方向相邻的存储单元由决定于这个最小尺度的距离互相分隔。为了表示数据的“0，，和“ 1”两个状态，存储单元的宽度和存储单元之间的分隔区域的宽度就是必须的，并且两者中的每一个都必须大于最小尺度。因为这个原因，当沿着垂直于连接源区和漏区的轴线的线看时，表示数据的“0”和“1”两状态的存储结构就复盖了两倍最小尺度的宽度。

自从应用上述存储结构以来，存储器件的集成密度一直受到制造工艺决定的最小尺度的限制，所以就不可能响应更高的集成密度的需要。

本发明的目的是提供一种具有能减少由上述两状态占有的面积并能增加半导体存储器件的集成密度的结构的非易失性半导体存储器件。

非易失性半导体存储器件包括含有P型主表面的半导体基片；在半导体基片的主表面上形成的N型源区和漏区；在源区和漏区之间形成的沟道区；以及在沟道区上依次形成的第一绝缘薄膜，悬浮栅，第二绝缘薄膜和控制栅。为了解决上述课题，在这样的非易失性半导体存储器件中的改进之处是，悬浮栅由第一和第二悬浮栅组成；第一和第二悬浮栅的下表面和第一绝缘薄膜接触；以及第一和第二悬浮栅的上表面和第二绝缘薄膜接触。

此外，还应该希望得到，为了在电气上隔离第一和第二悬浮栅就要生成第三绝缘薄膜，而且因为生成了第三绝缘薄膜，所以形成在位于第一和第二悬浮栅下的半导体基片的每个表面上的每个沟道就能够电气连接在源和漏区之间。

为了达到上述目的，在本发明的非易失性半导体存储器件中，一个存储单元包括二个悬浮栅以及一个控制栅控制这两个悬浮栅。根据存储电荷的存在两个悬浮栅能分别表示两个状态，所以一个存储单元就有表示四个状态的功能。两个悬浮栅由绝缘薄膜分隔，并且根据制造工艺条件决定的最小尺度用充分薄的绝缘薄膜作为此绝缘分隔两个悬浮栅的绝缘薄膜。因为控制栅的宽度和相邻存储单元间的间隔可以减小到该最小尺度，一个存储单元就复盖了两倍最小尺度的面积。这个事实证实本发明的非易失性半导体存储单元复盖了两倍最小尺度的面积而存储了四种数值。这样，和传统的存储单元比较，本发明的非易失性半导体存储单元最大可以得到双倍的集成密度。

在本发明的非易失性半导体存储器件中，两悬浮栅中的每个都能根据每个悬浮栅中存储电荷的存在表示两个状态。为了达到一个控制栅能控制两个悬浮栅，一个存储单元能存储四个状态，并且该四个状态能够读出，本发明的非易失性半导体存储器件采用了以下的结构和工作方法。