[发明专利]高性能通用多端口内部高速缓存的动态随机存取存储器系统、体系结构和方法

权利要求书

1、用于一具有各自连接到公共系统总线接口并对其访问竞争的例如具有并行数据端口的中央处理单元(CPU)的主控制器和动态随机存取存储器(DRAM)的系统的改进的DRAM体系结构，包括多端口内部高速存取DRAM(AMPIC DRAM)，该AMPIC DRAM包括：多个各自通过对应缓存器连接在一分开的外部I/O源与内部DRAM存储器之间的独立串行数据接口；安插在串行接口与缓存器间的转接组件；和用于在由例如所述CPU的总线主控制器所作的动态组构下将串行接口连接到缓存器的转接组件逻辑控制，以便作适合于所希望的数据路由的转接分配。

2、权利要求1中所述系统，其特征是转接组件包括一或多个多路器或纵横开关，或者它们的组合。

3、权利要求1中所述系统，其特征是所述存储器为系统的DRAM核主存储器。

4、权利要求3中所述系统，其特征是缓存器为数据包缓存器，并设置有对各个活动数据包缓存器与CPU对总线接口的访问进行仲裁的装置，而通过串行接口从数据包缓存器接收或向其发送数据则无需仲裁。

5、权利要求1中所述系统，其特征是AMPIC DRAM转接组件分配任一缓存器给任一串行接口而无需任何在缓存器与核心DRAM间传送数据的中间步骤。

6、权利要求1中所述系统，其特征是各独立串行接口为一位宽。

7、权利要求6中所述系统，其特征是多个一位宽串行接口与一公共I/O源被组构成一窄宽度总线或端口，连接到一公共缓存器。

8、权利要求7中所述系统，其特征是各缓存器在被定义为一端口时具有同时与所有串行接口进行接口的能力，而各缓存器则被组构来用于与它所连接或对接的端口同样的端口大小。

9、权利要求1中所述系统，其特征是对各端口接口设置一控制线来控制对应的I/O源与串行端口之间的串行数据流。

10、权利要求1中所述系统，其特征是设置多个AMPIC DRAM芯片，每一个被连接在总线接口与I/O源串行接口之间，其中一或多个串行接口用作为一端口。

11、如权利要求1中所述系统，其特征是设置了至少二个内部DRAM核存储体，它们经由具有以同时的对应RAS信号周期进行选通的行地址的行宽接口相连接以使得在从一存储体的一行读取数据后，将其写到至少一个另一存储体。

12、如权利要求11中所述系统，其特征是内部逻辑提供方向控制以使得在完成一行传送后能启动另一个传送，所得的并行行内部事务干预(PRITI)继续到完成。

13、如权利要求12中所述系统，其特征是设置有在这种内部传送期间拒绝对DRAM核的访问，但在此内部传送期间允许在串行接口上的传送的装置。

14、如权利要求13中所述系统，其特征是二行宽二存储部件组在所述存储体间进行接口，并设置有与所述操作同时访问各存储体中一行、存储进所述存储部件、然后同时写回到二个源的装置。

15、如权利要求13中所述系统，其特征是一行宽存储部件组被设置在此行宽总线接口上，并被提供有存储的一个存储体的行数据，在至少一个另外的存储体将数据写到所述一个存储体后所述一个存储体的行数据被写到所述至少一个另外的存储体。

16、如权利要求1中所述系统，其特征是AMPIC DRAM芯片除分开的串行接口管脚外还在总线接口侧设置有地址、数据、PAS、CAS、写、等待、命令/数据和主时钟管脚；每当在缓存器与DRAM核间发生内部传送时CPU利用等待信号来或者推迟访问的开始(等待)或延长访问周期以便在处理此访问前完成该内部传送；用于访问的命令控制信号经由在RAS周期内不应用的数据线提供；RAS和CAS线提供核心DRAM地址而数据线提供缓存器号或辅助指令信息；和主时钟控制串行接口。