[发明专利]非逸失性半导体存储器

说明书

技术领域

本发明涉及半导体存储器，尤其涉及能非常有效地用于非逸失性半导体存储器中多电平数据的存储器系统的技术，例如能有效地用于可以一次电擦除多个存储数据的非逸失性存储器件(这里简称为闪速存储器(flashmemory))的技术。

技术背景

在闪速存储器中，非逸失性存储元件具有控制栅、及用作存储单元的浮栅，该存储单元由单个晶体管构成。在这种闪速存储器中，通过给该非逸失性存储元件的漏区施加约为4V(Volt)的电压执行编程操作，如图21所示，给控制栅CG连接的字线施加约-10V的电压，利用隧穿电流从浮栅放电建立低阈电压(逻辑“0”)的状态。为了执行图22所示的擦除操作，约为-3V的电压加到阱区、漏区以及源区，高达10V的电压加到其控制栅CG上，以产生隧穿电流，目的是将负电荷注入到浮栅FG上，并维持高阈值(逻辑“1”)。这样把一位数据存入存储单元。

为了加大存储容量，一直在推荐的一种通常所说的“多电平(multi-level)存储器”，是在存储单元中存储两位或更多位数据。例如日本专利申请H7-14031(14031/1995)中公开了一种与多电平存储器有关的发明。

在以前申请的上述这种多电平存储器中，连续的两位数据“01”，“00”,“10”以及“11”经过逻辑转换，存储在如图23所示的相应的阈电压为1.2V或低于1.2V,1.6-2.3V,2.8-3.5V以及4V或高于4V的存储单元中。因此在上述的存储器中，必须在把字线的电平改变为例如1.4v,2.6v,3.7v的同时执行三次读操作，才能确定存储的数据，造成读取数据需时长的缺点。

本发明的目的是提供一种多电平存储型非逸失性半导体存储器件及驱动这种器件的方法，读取数据时，可以通过减少访问字线的次数来缩短读取时间。

从本说明书的描述及附图中可以很清楚地得到本发明的上述及其它目的及新颖的特点。

技术方案

以下描述本申请书中公开的发明的代表性实例的概况。

在存储单元具有多个阈值以存储多电平数据的非逸失性半导体存储器件中，多位数据的每一位依据地址信号或控制信号分别写入存储单元并分层存储。在这种情况下，多位数据可以连续写入一个存储单元，或当数据一位一位地写入所有存储单元后，余下位的数据可以连续重新写入这些存储单元。

这样，当一个单元中存储了两位数据时，只访问一次字线就可以读出第一位数据，改变读数据的电平，只访问两次字线就可以读出下一位数据。这样，减少了访问字线的总次数，使用于读取数据的时间缩短。

附图的简要描述

图1用于说明根据本发明的多电平闪速存储器中数据存储系统的概念(地址空间的构成)。

图2的方框图说明根据本发明的多电平闪速存储器的一种实施方式。

图3说明根据本发明的存储单元的阈值与多电平闪速存储器中存储的数据之间的关系。

图4说明根据本发明的多电平闪速存储器中存储单元中分层存储的数据与用于区分这些数据的Z地址之间的关系。

图5说明根据本发明的多电平闪速存储器中编程与擦除时存储单元阈值的变化。

图6的电路图具体描述存储单元。

图7的电路图具体描述数据锁存电路。

图8的流程图说明根据本实施方式读取多电平闪速存储器的过程。

图9的时序图说明读取本实施方式的多电平闪速存储器时存储矩阵中信号的时序。

图10的流程图说明对本实施方式的多电平闪速存储器编程的过程。

图11的时序图说明对本实施方式的多电平闪速存储器编程时存储矩阵中的信号时序。

图12的流程图说明从本实施方式的多电平闪速存储器中擦除数据的过程。

图13是使用本实施方式的多电平闪速存储器的系统方框图。

图14的方框图简要说明根据本发明的多电平闪速存储器的第二实施方式。

图15的时序图说明根据本发明的多电平闪速存储器的第三实施方式的时分方法。

图16说明根据本发明的多电平闪速存储器的第四实施方式的地址的构成。

图17的电路图说明根据本发明的多电平闪速存储器中存储矩阵的另一种实施方式。

图18的电路图说明根据本发明的多电平闪速存储器中存储矩阵的又一种实施方式。

图19的电路图说明根据本发明的多电平闪速存储器中存储矩阵的再一种实施方式。

图20的电路图也用于说明根据本发明的多电平闪速存储器中存储矩阵的另一种实施方式。

图21简要说明用于本实施方式的闪速存储器的存储单元结构以及建立低阈电压状态(逻辑“0”)时的偏置条件。