[发明专利]制备有缺陷集成电路平面图样品和测量其中疵点的方法

说明书

本发明涉及用于透射电子显微镜观测的半导体集成电路样品的制备方法，以及借助于这种样品分析缺陷的方法。

透射电子显微镜(下文称为TEM)经常用于观测和分析出现在集成电路中、尤其是出现在大规模和超大规模集成电路(VLSI或者ULSI电路)中的缺陷的原因。由于VLSI或者ULSI电路可以包含数百万个晶体管和其它电路元件，所以，第一步是要查出具体的电路元件的缺陷并且标明缺陷位置。通常，集成电路的尺寸大到不能把它置于TEM样品托架上，因此，把包含所述标明的位置的样品从集成电路中取出。接着，通过修磨所述标明的位置周围的小区域、使得所述TEM中的电子束有可能穿透来制备用于TEM观测的样品。已知的样品制备技术包括：用于确定缺陷位置的光束诱导电流(OBIC)分析法，以及用于使所述缺陷点周围区域成为薄片的研磨、造凹坑、离子铣和聚焦离子束(FIB)处理法。

许多传统的样品制备方法存在如下问题：虽然所述标明的位置的周围区域被变薄了，但是，该样品的其余大部分区域被保留在未变薄的状态。当被置于所述TEM中时，该样品仅能以一定的有限的角度倾斜，使得该样品的保留厚度部分不阻碍电子束。所述倾斜角度方面的这种限制妨碍进行某些必要的类型的观测和分析。    

第二个问题是：所述小的变薄的部分可能未使引起所述缺陷的结上的疵点充分地显形。在为横截面观测而制备的样品中，这个问题是尤其实际的，因为，所述薄的部分通常未显示缺陷的全范围，有时完全丢失所述缺陷。

在平面图样品的几何条件下，第三个问题来自所述样品的层状结构。在传统的制备技术的情况下，难于确定电子束遇到的各层的各自的厚度，因此，难于对由TEM观测提供的信息进行精确的分析。具体地说，精确的元件分析变得困难。

因此，本发明的目的是通过对集成电路样品的观测而使结构缺陷充分地显形。

本发明的另一个目的是使用于TEM观测的样品能够在宽的角度范围内倾斜。

本发明的再一个目的是进行精确的元件分析。

本发明的样品制备方法以下面的步骤开始，即，给集成电路中有缺陷的电路元件做记号以及切开包含缺陷的电路元件的样品。和集成电路本身一样，所述切开的样品包括由一层或者多层上层复盖的基片。

接着，研磨样品的上表面和下表面，把样品的厚度减小到大约十分之一毫米。对样品的上表面进行镜面研磨，从而去除可能妨碍TEM观测的上层。

然后，在低于有缺陷的电路元件的范围内进一步把所述样品的下表面修磨到使TEM的电子束能够穿透该样品的厚度。可以利用造凹坑或者研磨作为进一步的修磨方法，必要时可结合离子铣。

本发明的方法允许保留缺陷位置基片上方集成电路的上层的已知厚度，或者保留缺陷位置下面基片的已知厚度。在研磨所述上表面或者下表面时可以通过以预定的角度夹持样品来产生所述已知厚度。

当在TEM中观测用这种方法制备的样品时，可以观测到具有相对地大的面积的平面图。所述样品可以按基本上不受限制的、包括大角度的、允许使用各种分析技术的角度倾斜。此外，能够使TEM测量免受由基片或者上层的已知厚度引起的的影响，因此，例如能够精确地进行元件分析。

附图中：

图1是集成电路的一部分的透视图，图中举例说明缺陷的位置；

图2举例说明给图1中的所述缺陷作记号；

图3举例说明切开包含所述缺陷的样品；

图4举例说明研磨所述样品的上表面；

图5举例说明处在研磨的中间阶段的所述上表面；

图6举例说明处在研磨的最后阶段的所述上表面；

图7举例说明研磨下表面之后的样品；

图8举例说明在所述下表面上造凹坑；

图9举例说明对所述凹坑进行离子铣；

图10说明在研磨上表面时如何夹持样品；

图11举例说明研磨上表面的另一种方法；

图12举例说明处在研磨的中间阶段的所述上表面；

图13举例说明上表面的研磨操作的停止点；

图14是如图11至13中的研磨之后样品的剖面图；

图15显示图14的一部分的放大的视图；

图16举例说明可以在完成上表面的研磨之后的样品中进行的切片；

图17举例说明图16中的研磨下表面之后的样品；

图18举例说明图16中的在下表面造凹坑之后的样品；

图19举例说明图16中的对所述凹坑进行离子铣之后的样品；

图20举例说明可以用来代替图18中所示的造凹坑的操作的研磨处理；

图21举例说明图20中研磨处理的结果；

图22举例说明如图1至9中那样制备的样品的TEM观测；