[发明专利]半导体器件的静电保护电路及其结构

说明书

本发明涉及一种半导体器件的静电保护电路及其结构，特别涉及一种可提高静电保护能力，且具有较高密度结构的半导体器件的静电保护电路及其结构。

在半导体器件中，最容易受噪声干扰或异常电压侵入的为输入、输出电路，例如透过静电放电(ESD)所产生的“火花”，系自晶片的输出入垫(I/O Pad)侵入，而这种静电放电通常是在干燥环境下因碰触静电携带体而发生。

由于集成电路晶片的内部电路的电源电压约在5伏左右，而在晶片的表面常会遇到比电源电压高出几个数量级的电压，如在地毯上行走的人体，在相对湿度(RH)比较高的情况下，检测出可产生几百-几千伏电压，而在RH比较低的情况下，则可产生1万伏以上的静态电压。当这些带电体与晶片接触，将会向晶片放电，放电能量可达兆焦耳(mJ)级，而放电时间常数仅为毫微秒-微秒(ns-μs)数量级，因此放电瞬时功率可达几十甚至上百千瓦(kW)，电流可达几十安(A)，这就是静电放电(ESD)引起晶片失效的问题，其中尤以金属氧化物半导体(MOS)元件最为严重，而一般静电放电引起元件的失效可分为两类，即电压型损伤和电流型损伤。

基于上述MOS元件的ESD失效问题，常规技术系在晶片的输出入垫加入作为避雷针用途的静电保护电路，以对静电放电进行限电位和过滤，从而达到保护内部电路不受ESD损伤的目的。

如图1所示，在半导体器件中，具有输出电路4，及一与之连接的输出入垫2，其中，常规静电保护电路系在输出电路4与输出入垫2间加入一非浅掺杂漏极型的薄氧化层晶体管9(Non-LDD thin oxide ESD Clamp)，该晶体管9属加强型，且源极、栅极接地，因此，在正常运作时，此晶体管9并不导通，而在静电放电发生时，则操作在低阻抗状态下，以提高静电保护能力。

另一种作法则是在静电保护结构的金属氧化物半导体晶体管工艺中，增加一道掩膜并以高浓度N型离子如磷离子(P₃₁)作抗ESD注入，进而在连接输出入垫的栅极侧形成N⁺扩散区(N⁺diffusionregion)，如图2所示，其为该半导体晶体管的顶视图，区域6、7为N⁺源极区S，区域8为N⁺漏极区D，栅极3则用来控制在其下方的源/漏极区(S/D)间的沟道，藉着上述结构，可以均匀分散静电放电电流，提高保护能力。

以上述常规技术所得的静电保护电路及其结构，其缺点在于：

1、增加工艺步骤，使成本上升。

2、需要占用较大的布局面积，不利次微米结构。

有鉴于此，本发明之目的在于，利用一种半导体器件的静电保护电路及其结构，其藉由N阱电阻或浅掺杂的N^-扩散电阻，以形成较紧密的结构，并依据内建的二极管或寄生双极型晶体管，来提高抗静电放电的能力。

本发明的技术方案在于提供一种半导体器件的静电保护结构，系与一焊垫连接，其特征在于包括：

一衬底；

至少一个金属氧化物半导体晶体管，形成于该衬底，该半导体晶体管具有源/漏极扩散区、一在该源/漏极扩散区间的沟道区、及自该源/漏极扩散区向沟道区延伸的浅掺杂源/漏极；

一焊垫扩散区，形成于上述半导体晶体管的漏极扩散区侧，用以与该焊垫及半导体器件连接；

一浅掺杂电阻，形成于该焊垫扩散区与漏极扩散区之间，用以使上述静电电压自该焊垫输入时，在该电阻处产生压降。

本发明的技术方案还在于提供一种半导体器件的静电保护结构，系与一焊垫连接，其特征在于包括：

一衬底；

至少一金属氧化物半导体晶体管，形成于该衬底，该半导体晶体管具有源/漏极扩散区、一在该源/漏极扩散区间之沟道区、及自该源/漏极扩散区向沟道区延伸之浅掺杂源/漏极；

一焊垫扩散区，形成于上述半导体晶体管的漏极扩散区侧，用以与该焊垫及半导体器件连接；及

一阱电阻，形成于该焊垫扩散区与漏极扩散区之间，用以使上述静电电压自该焊垫输入时，在该电阻处产生压降。

本发明的技术方案更在于提供一种半导体器件的静电保护电路，系与一焊垫连接，其特征在于包括：

至少一金属氧化物半导体晶体管，其源极接地，漏极则控制该半导体晶体管导通与否；

至少一浅掺杂电阻，一端连接所对应该半导体晶体管的漏极，另一端则分别与该焊垫、半导体器件连接，用以于上述静电电压自该焊垫输入时，在该电阻处产生压降；及