[发明专利]在存储单元的电容器阵列上制作位线的方法

说明书

本发明涉及半导体存储器件的制作方法，特别涉及在存储单元的电容器阵列上制作位线的方法。

由于极大规模集成半导体技术(VLSI，very-large scale integration)的缘故，晶片的电路密度已有显著的增加。形成在半导体衬底上与其中的微型化器件构成了这些电路，它们之间是以极为紧密接近的方式互相分离，且其包装密度也有显著的增加。近来在照相平版印刷(photolithography)技术方面的进展，诸如相移掩模(phase-shifting mask)，以及自动对准技术(self-alignedprocess)的发展，已进一步地降低了半导体器件的尺寸并增加了电路的密度。这些发展导致超大规模集成(ULSI，ultra large scale integration)的器件能以小于一微米的最小器件尺寸，在晶片上制作超过一百万个的晶体管。利用这类改进的技术所制作的器件，由于其尺寸缩小的缘故，有些已经遇到电特性上限制的问题。

遇到电特性上限制问题的这类电路器件之中，有一种是为动态随机存取存储器(DRAM，dynamic random-access memory)芯片上的存储单元阵列。通常由单一金属氧化物半导体场效晶体管(MOS-FET，metal-oxide-semiconductor field-effect transistor)与单一电容所构成的此类单个DRAM存储单元，已在电子工业中被广泛利用来存储资料。单一DRAM的存储单元可以将一个位的资料以电荷的形态存储在电容器中。由于存储单元面积减小所造成的存储单元电容量的减小，乃是DRAM能再增加包装密度的一个严重障碍。因此，存储单元电容量降低的问题必须予以解决，才能够在半导体存储器件中完成较高的包装密度。由于存储单元电容量的减小非但减低了资料读出的能力，增加了存储单元的软错误率(soft error rate)，并且由于电阻性器件的运作缘故因而在低电压动作期间消耗了过量的电力。

通常，在存储单元面积约为1.5μm²并采用一种常见的二度空间层叠电容单元结构的一种64 MB DRAM之中，虽然使用诸如五氧化二钽(Ta₂O₅)的高介电常数材料，但仍无法获得足够的存储单元电容量。因此，已提议一种具有三度空间结构的层叠电容器来增加存储单元的电容量。此类层叠电容器包含有，例如，双层叠、翼形、柱形、分散层叠、以及盒式结构等的电容器。

已知DRAM的电容器阵列结构通常使用埋置式位线或非埋置式位线。当使用埋置式位线结构时，所提供的位线的形态是与存储单元场效应晶体管(FET)的位线接触窗在垂直方向上互相接近，其存储单元电容器是以水平的形态形成在字线与位线的上方。当使用非埋置式位线结构时，深入的垂直接触窗是通过一厚绝缘层到达存储单元FET而形成，其电容器是被设置在字线的上方但在位线的下方。此种非埋置式位线的结构也被称为“位线下电容器”(capacitor-under-bitline)或者“位线在电容器上”(bitline-over-capacitor)的结构，这也是本发明的主题。

下面的美国专利中揭示了相关的制作以及位线的结构：颁予Lage的美国专利第5,389,566号，颁予Choi等人的美国专利第5,422,295号，以及颁予Dennison的美国专利第5,401,681号。不过，利用较少的光学及蚀刻步骤便可以改进这些公知技术的制作。多种此类公知技术方法皆需要实质上相当多会使制造程序更为复杂且昂贵的制作步骤与/或平面结构。其它的制作方法也须依赖控制蚀刻的进行到达一个预定的蚀刻深度，而这在半导体制造的环境之中可能是相当难以控制的。此外，位线接触窗开口时常会需要较大的制作程序误差来避免位线接触窗与字线或电容极层发生短路的情形。再者，存储单元的尺寸也必须进一步地减小才能够完成器件再缩小化的目的。

对于发展出这些能够将制作成本减至最低，且将半导体器件的成品率增至最高的电容器与位线制作方法来说，则是一种挑战。特别是，对于发展出能将光刻胶光刻操作的次数减到最少，并仍提供最大制作程序误差容许度以获得最高成品率的方法来说，也是一种挑战。

本发明的一个目的是在于提供可以减少光学及蚀刻步骤的一种制作位线接触窗的方法。

本发明的另一目的是在于提供可以减低制作过程的复杂度，并提供额外的程序误差容许度，以减低位线与字线及电极层发生短路情形的一种“位线在电容器上”的制作方法。