[发明专利]对半导体器件的改进

说明书

本发明涉及半导体器件，尤其涉及半绝缘的晶片。工作在微波频率的集成电路是在包括单晶砷化镓的衬底上实现的，或是利用混合电路技术实现的。利用常规的硅技术来实现微波频率的集成电路的尝试，由于硅衬底在千兆赫兹频率时发生的高损耗而受到限制。砷化镓和混合电路技术在制造工作于微波频率的集成电路时是有效的，但仍存在一些缺点。与平面硅集成电路中的器件的成本和密度相比，这两种技术都是昂贵的且通常提供于器件密度低的电路。现在，高阻悬浮区熔法制备的衬底应用于几千兆赫兹的领域，然而，这些衬底都非常昂贵且晶片直径限制于100毫米。二氧化硅虽然是一种很好的绝缘体，但它的热导率相对较低。

本发明涉及一种半导体器件，尤其是一种半绝缘的晶片，且构成一种具有预期特性的衬底结构，其特性包括：(1)用键合晶片SOI技术制备的高质量的器件硅，(2)由于采用硅衬底的好的热导率，(3)由于键合晶片SOI技术的好的电绝缘，(4)由于在器件下面采用一层半绝缘层的低射频损耗特性，(5)由于在半绝缘区下面采用一个导电区的低串扰及(6)由于采用标准硅晶片形成开始的衬底，晶片的直径不受限制。

本发明也提供了一种用一个半绝缘层和其下面的导电结构组成的键合晶片，在包括几千兆赫兹的高频下它减小了衬底损耗和串扰。键合晶片有一个最好用单晶硅做的处理(handle)衬底。处理衬底上有一层半绝缘层。半绝缘层最好是多晶硅，无定形硅，或包括掺氧硅和多孔硅的其它硅形式，它的热导率相对较高。

半绝缘层与其下的电导层粘着后，可以同时减小衬底损耗和电路器件间的串扰。在本发明的一个实施方式中，半绝缘层的厚度与器件层中器件宽度一样或小一些。另外，半绝缘层的电阻率和衬底的电导率都与实际上相符。在半绝缘层和衬底之间可能需要一个阻挡层。阻挡层采用外延的未掺杂硅或金属或硅化物，或这些材料的多层结构以提高组成结构的射频性能。阻挡层阻止处理衬底中的杂质进入硅的半绝缘层，从而保持了它的半绝缘特性。

本发明包括一种采用一个半绝缘层的键合晶片组成的半导体器件，可在高频下减小损耗和串扰，它包括：一个处理衬底，处理晶片上的一个半绝缘层，一个绝缘层和绝缘层上的一个单晶硅器件层，其中半绝缘层的厚度是预定的。

现在，将通过例子并参照以下附图来描述本发明：

图1是本发明中的键合晶片的截面图；图2是本发明的另一实施方式的截面图；图3是用于模拟本发明的一个分析模型的截面图；图4是一个简化的分析模型的另一截面图；图5是109赫兹频率时对应不同衬底杂质水平的电阻—Log10(电阻率)曲线图；图6是1010赫兹频率时与图5相似的曲线图；图7是描述一个分析简化的精确性的曲线图；图8是具有三个器件的一个键合晶片的截面图；图9是描述图8中键合晶片上的不同元件之间的电容作为频率函数的曲线图；图10是描述在常规硅衬底的现有技术下，对应不同衬底掺杂水平时，器件D1和D2之间的电容作为频率函数的曲线图；图11是描述在常规硅衬底的现有技术下，对应不同衬底掺杂水平时，器件D1和D3之间的电容作为频率函数的曲线；图12描述了根据本发明制备的多层衬底上的器件D1和D2之间与D1和D3之间的不同的电容。

图1描述的键合晶片10极大地减小了衬底串扰，又保持了器件层20中有源器件22、24的好的热导。键合晶片10有一个最好用单晶硅制备的处理衬底16。在处理晶片16上淀积的是一层半绝缘材料层14。半绝缘材料可以是多晶硅、无定形硅、半绝缘多晶硅(SIPOS)或采用FIPOS的完全绝缘的硅。半绝缘材料层14可以是任何迁移率下降的晶体硅或其它具有高热导率的合适的电绝缘体，如金刚石。半绝缘层14键合于器件层20上的绝缘层18。绝缘层18一般为氧化层。键合可根据已知的工艺完成，如转让给Harris公司的U.S.专利号为5,266,135和5,334,273的专利中描述的。器件层20包括多种半导体器件如二极管、晶体管等集成为电路。在图1中描述了一个代表性的场效应晶体管22和双极型晶体管24。

图1中的衬底16厚度约为600微米，电阻率为10-20欧姆·厘米。多晶硅的半绝缘层14的厚度约为50微米。氧化绝缘层18的厚度约为2微米，硅器件层20的厚度约为10微米。包含绝缘层18的硅层20被键合到处理晶片(handle wafer)12上，硅层20的厚度可比10微米大得多，如500-700微米。经过键合后，器件晶片20用包括刻蚀、摩擦或抛光的各种方法来减薄。