[发明专利]布线之间有空腔的半导体器件的制造方法

说明书

本发明涉及同一层上形成的布线之间有空腔的半导体器件的制造方法。

随着半导体器件的小型化过程而出现了布线延迟的问题。造成布线延迟的原因是存在布线电阻和布线之间的电容。为减小布线电阻考虑采用合适的布线材料和布线膜厚。但是，为了能承受半导体器件小型化电流布线的膜厚是不定的，同时，布线间的电容会变大。因此，希望有减小布线间电容的方法，特别是当在同一层上形成布线时，并要保证布线的可靠性。被考查的方法中，用混有氟的氧化膜或有机层间膜作布线之间的绝缘膜，来减小布线之间绝缘膜的介电常数。但是，布线之间的距离变窄，就更需要有更小介电常数的绝缘膜。

日本特许公报平7-114236和日本特许公开昭62-5643已披露了包括在同一层上形成的布线之间有空腔的绝缘膜层的半导体器件的制造方法。图1是日本特许公报平7-114236所披露的半导体器件制造方法的剖视图。该日本特许公报中披露的半导体器件的常规制造方法中。首先，在半导体衬底15上形成第1绝缘膜16。之后，用刻图法在第1绝缘膜16上形成相互隔开的两个布线17。而且，用溅射法在布线17之上和之间形成第2绝缘膜18。此时，在布线17之间的第2绝缘膜18中形成空腔19。按上述方法制造的半导体器件中，由于空腔19的介电常数小于第2绝缘膜18的介电常数，因而与没有形成空腔19的情形比较，使布线17之间的电容量减到较小值。上述的半导体器件中，布线17之间没形成空腔处的面积仍然存在。因此，该面积中的电容量仍然没减小。因而，布线17之间的容量不能充分减小。

另一方面，日本特许公开昭62-5643中披露的半导体器件的常规制造方法中，首先在绝缘膜上形成布线。布线形成时，过腐蚀布线之间的绝缘膜。用通用的CVD法在同一绝缘膜上形成的布线之间形成层间绝缘膜，并同时在层间绝缘膜中形成空腔。上述方法制成的半导体器件中，由于形成了包括能起到布线间完善屏蔽作用的腔体的层间绝缘膜，与日本特许公报平7-114236所公开的半导体器件相比，能更多地减小布线之间的电容量。但是，通用的CVD法很难控制空腔的位置和大小。例如，在对铝布线下边上的层间绝缘膜进行超大量的过腐蚀时，布线之间的空间的纵横尺寸比变得过大，因此，某些情况下不能形成能很好地起布线间屏蔽作用的空腔。而且不能充分减小电容量。在用光刻胶膜作掩模的腐蚀绝缘膜的方法中，由于绝缘膜与光刻膜之间选择性差，在绝缘膜腐蚀中铝布线的上端角会被腐蚀掉。

日本特许公开平3-196662中披露的方法中，用第1布线上形成的第2布线作掩模，在同一层上的第1布线之间形成空腔。图2A是展示日本特许公开平3-196662中披露的半导体器件制造方法的平面图。图2B是沿图2A中A-A线的截面图，图2C是沿图2A中B-B线的截面图。该日本特许公开中的披露的半导体器件的常规制造方法中，首先在平坦的绝缘膜25上形成相互平行的两条下布线21。之后，在露出的整个表面上形成层间绝缘膜22。在层间绝缘膜22上形成垂直于下布线21的上布线20。之后，用上布线20和下布线21作掩模，用RIE法腐蚀层间绝缘膜22。结果，如图2B所示，位于上布线20下的层间绝缘膜22没被腐蚀，但如图2C所示，绝缘膜25部分地被过腐蚀。之后，在整个露出表面上形成表面保护膜24。此时，如图2A所示，省去了表面保护膜24。按该方法制造的半导体器件中，除在上布线20下的面积外，在下布线21之间有空腔23，下布线21之间的电容量减小。

但是，空腔23的大小，位置等与上布线20的布图有关，因此，在上布线20下边不形成空腔。为此，下层布线21之间的电容量变得不均匀，因此，不能足够减小总电容量。而且，腐蚀层间绝缘膜22时，除非选择有足够选择性的腐蚀条件，局部腐蚀下层布线21，结果，出现了下层布线21比要求值更窄和其电阻更高的问题。

本发明的目的是，提供一种在布线之间有空腔的半导体器件的制造方法，使同一层上的布线间电容减小，而不使布线变窄。

按本发明的布线之间有空腔的半导体器件的制造方法，包括以下工艺步骤：在第1层间绝缘膜上形成布线层，布线层上形成氧化膜；对氧化膜刻图，使其形成与布线之间间隔对应的间隔；用氧化膜作掩模腐蚀布线层和第1层间绝缘膜。在布线层和第1层间绝缘膜的表面层腐蚀步骤中，用布线层形成两条布线，并用间隔将两条布线隔开。而且，在布线上和有保留在间隔中的空腔的间隔中形成第2层间绝缘膜。