[发明专利]半导体存储器

说明书

本发明涉及半导体存储器，特别是涉及具有按行为单位成批地进行数据写入的模式的半导体存储器。

图8是表示现有的动态随机存取存储器(以后，简称为DRAM)的结构省略了一部分的电路框图。这种DRAM已在例如特开昭63-102094号公报中公开。

参见图8，该DRAM具有存储器阵列MA、读出放大器SA、列选择门CSG、行译码器101、字驱动器102、列预译码器103、列译码器104、写入电路105和读出电路106。

存储器阵列MA包括在行和列方向上排列的多个存储器单元MC、与各行对应地设置的字线WL、与各列对应地设置的位线对BL、/BL。存储器单元MC是包括存取用的N沟道MOS晶体管和数据存储用的电容器的众所周知的存储器单元。

读出放大器SA与各位线对BL、/BL对应地设置，在进行读出工作时，根据所选择的存储器单元MC的数据对在位线BL、/BL间出现的微小电位差进行放大。列选择门CSG与各位线对BL、/BL对应地设置，分别包括连接在对应的位线BL、/BL和数据输入输出线IO、/IO之间的N沟道MOS晶体管107、108。N沟道MOS晶体管107、108的栅极通过列选择线CSL与列译码器104连接。行译码器101按照行地址信号RA选择存储器阵列MA中的某一个字线WL。字驱动器102在一定期间内使由行译码器101选择的字线WL上升到选择电平的高电平，激活与该字线WL连接的各存储器单元MC。列预译码器103按照列地址信号CA生成列预译码信号，供给列译码器104。列译码器104使由列预译码信号指定的列选择线CSL上升到选择电平的高电平，使与该列选择线CSL对应的列选择门CSG导通。

写入电路105响应于写入控制信号W，将从外部供给的数据DI写入所选择的存储器单元MC。读出电路106响应于读出控制信号R，将从所选择的存储器单元MC读出的数据DO向外部输出。

下面，简单地说明该DRAM的通常的工作。进行写入工作时，被列地址信号CA指定的列选择线CSL由列译码器104使之上升到选择电平的高电平，与该列选择线CSL对应的列选择门CSG导通。其次，数据输入输出线IO、/IO和与它们导通的位线BL、/BL由写入电路105使之上升或下降到与外部数据DI对应的电位即电源电位Vcc或接地电位GND。然后，由行地址信号RA指定的字线WL由字驱动器102使之上升到选择电平的高电平，激活与该字线WL对应的各存储器单元MC。与数据输入输出线IO或/IO导通的位线BL或/BL的电位即数据DI以电荷量的形式写入被激活的存储器单元MC的电容器。

在进行读出工作时，各位线BL、/BL的电位由图中未示出的补偿电路补偿到中间电位Vcc/2后，被行地址信号RA指定的字线WL由字驱动器102使之上升到选择电平的高电平。这样，与该字线WL对应的各存储器单元MC就被激活，各位线BL、/BL的电位根据被激活的存储器单元MC的电容器的电荷量只变化一个微小量。其次，各位线BL、/BL的电位由对应的读出放大器SA放大到电源电位Vcc或接地电位GND。然后，被列地址信号CA指定的列选择线CSL由列译码器104使之上升到选择电平的高电平，从而与该列选择线CSL对应的列选择门CSG导通。数据输入输出线对IO、/IO的电位由读出电路106变换为数据DO，向外部输出。

在这种DRAM中，在出厂前必须检验存储器阵列MA中是否有不良的存储器单元MC，但是，如上述那样在对各存储器单元MC进行数据的写入和读出后进行检验，则检验时间将延长，从而检验成本将提高。因此，进而设置了用于在按行为单位进行数据的写入和读出后进行检验的检验电路110。

如图8所示，检验电路110包括检验图形写入控制端子111、检验图形写入端子112及113、输出端子114、检验图形写入电路115、检验图形写入控制门120、比较电路123和“或”门126。

检验图形写入电路115包括电阻元件116及117和反相器118及119。电阻元件116、117分别连接在检验图形写入端子112、113和电源电位Vcc的导线之间。反相器118、119分别连接在检验图形写入端子112、113和节点N118、N119之间。在进行通常的写入和读出工作时，端子112、113都成为悬浮状态，节点N118、N119都成为低电平。在检验方式时，端子112、113中的某一方加上低电平，节点N118、N119中的某一方成为高电平。