[发明专利]集成电路装置及其制造方法

说明书

本发明涉及包括改进了的电介质材料的集成电路以及制造该集成电路的方法。

在微电子工业中一直希望在多层集成电路装置，例如存储器和逻辑芯片中提高电路密度，从而提高它们的性能和降低它们的成本。为了实现上述目标，希望降低芯片的最小特征尺寸，例如电路线宽，和降低所插入的电介质材料的介电常数，以便在串扰和电容性耦合没有增加的情况下能使电路线更加密集。此外，希望降低例如在包含输入/输出电路的集成电路装置的线尾端(BEOL)部分中所使用的电介质材料的介电常数，来降低该装置所必需的驱动电流和功率消耗。目前的电介质材料是二氧化硅，它具有约4.0的介电常数。这一材料具有为承受与半导体制造有关的加工操作和热循环所需要的机械和热性能。但是，人们所希望的是，未来的集成电路装置的电介质材料显示出比二氧化硅所显示出的介电常数更低的介电常数(例如，＜3.0)。

所以，本发明的目的是提供包括改进了的电介质材料的一种改进的集成电路装置。

其它目的和优点将从下面的公开内容看得很清楚。

本发明涉及集成电路装置，它包括：(i)衬底；(ii)位于衬底上的互连式金属电路线和(iii)位于电路线附近的电介质材料(在电路线上面和/或在电路线之间)。电介质材料包括有机聚硅氧烷(polysilica)和选自未环化的聚苯并噁唑、聚苯并噻唑和聚苯并嘧唑聚合物的前身聚合物的反应产物。该前身聚合物最好被三烷氧基甲硅烷基芳基封端。在一个实施方案中，有机聚硅氧烷是倍半硅氧烷和具有小相畴的电介质材料。

本发明还涉及集成电路封装结构体和制造本发明的集成电路装置的方法。

在下面的叙述中和从附图中给出本发明的更加详细的公开内容。

图1是本发明的集成电路装置的一部分的截面图。

图2-5示出了制造本发明的集成电路装置的方法。

图6-8示出了制造本发明的集成电路装置的另一方法。

本发明的集成电路装置的实例示于图1中。该装置一般包括衬底2，金属电路线4和电介质材料6。该衬底2具有在其中形成的垂直金属栓8。该电路线用来分配装置中的电信号并为该装置提供功率输入和从该装置输出信号。合适的集成电路装置一般包括多层的由垂直金属栓互连的电路线。

本发明的装置的合适衬底包括硅、二氧化硅、玻璃、氮化硅、陶瓷、铝、铜和砷化镓。其它合适衬底对于本技术领域中的熟练人员来说是已知的。在多层集成电路装置中，绝缘的、平面化(planarized)的电路线的底层也可用作衬底。

合适的电路线一般包括金属类导电材料，如铜、铝、钨、金、银或它们的合金。电路线可选择涂敷金属衬层，如镍、钽或铬层，或其它层如阻挡层或粘合层(例如SiN，TiN)。

本发明的另一实例涉及为一个或多个集成电路芯片提供信号和工作电流的集成电路封装装置(多芯片模件)，它包括：(1)具有与电路板连接的导电体的衬底，(ii)位于衬底上的多个交替的电绝缘和导电的层，其中至少一导电层包括本发明的改进的电介质膜和(iii)使导电体、导电层和集成电路芯片相互电连接的多个通路。

集成电路封装装置是在集成电路芯片和电路板之间的封装的中间级。集成电路芯片被安装在集成电路封装装置上，而封装装置安装在电路板上。

封装装置的衬底一般是惰性衬底，如玻璃、硅或陶瓷。该衬底可选地具有设置在其中的集成电路。该衬底备有导电体，如使封装装置与电路板进行电连接的输入/输出管脚(I/O管脚)。多个电绝缘和导电的层(具有设置在介电绝缘材料中的导电电路的层)是交替叠加在衬底上。这些层一般通过逐层方法在衬底上形成，其中各层是在单独的加工步骤中形成的。

该封装装置还包括接受器，用于接受集成电路芯片。合适的接受器包括用于接受芯片I/O管脚或金属焊接区(用于焊接到芯片)的插接板。一般来说，封装装置也包括多个一般垂直地对准以便使I/O管脚、导电层和设置在接受器中的集成电路芯片产生电互连的多个电通路。该功能结构体和制造集成电路封装装置的方法对于本技术领域中的熟练人员来说是熟知的，如US专利4,489,364，4,508,981，4,628,411和4,811,082中所公开的内容，这些专利文献被引入供参考。