[发明专利]数据输出缓冲电路

说明书

本发明涉及数据输出缓冲电路，特别涉及能够降低在输入数据中将负电场加到一数据输出端子上时，在一输出缓冲电路部分所产生的噪声的数据输出缓冲电路。

缓冲器是一暂时存储部位，在这里为了处理数据而使数据在二个装置或具有不同速率和不同单元的二个程序之间被接收或被传送。它起在逻辑电路中暂时地发送一门延迟信号的作用。

在半导体存储器件中，一数据输出缓冲电路用来向一外部芯片输出自一存储单元所读取的数据。应用具有高集成和高速工作的半导体存储器件时，在输出数据的操作中会伴随有噪声出现。其出现噪声的主要原因之一是当在该数据输出缓冲电路的输出端的一大尺寸晶体管执行移位操作时产生的大的峰值电流所引起的。

下面将结合附图来讨论一常规的数据输出缓冲电路。

如图1所示，一常规的数据输出缓冲电路的构成包括有一上拉(pullup)晶体管2和一下拉(pulldown)晶体管3，这两个晶体管相互串联连接并具有源极和连接到输入/输出端子1的漏极；一箝位晶体管4，它具有一连接到V_SS端的栅极和连接到上拉晶体管2的栅极的一漏极；一第一驱动部分5，它包括有相互串联连接的一PMOS MS和一NMOS M4，并为了驱动上拉晶体管2而通过一噪声降低电阻R1连接到该上拉晶体管2；一第二驱动部分6，为了驱动下拉晶体管3而通过一噪声降低电阻R2连接到该下拉晶体管3的栅极；和一输入缓冲器7，为了输入数据而和该输入/输出端子相连。

上拉晶体管2的漏极连接到V_CC端，箝位晶体管4的源极连接到输入/输出端子1和下拉晶体管3的漏极。第二驱动部分6由一用来反相DOUT信号并随后将其提供给下拉晶体管3的反相器组成。

具有前述结构的数据输出缓冲电路使用用来输入和输出数据的输入/输出端子1。

当通过输入/输出端子1提供了一针对一DRAM而言的0.8～-1V的低电平数据，即提供了负电场时，则在该上拉晶体管(M2)2的栅极和源极之间产生一电压。这是因为该上拉晶体管2的栅极具有地电位GND。如果上拉晶体管2的栅极和源极电压大于V_T，则上拉晶体管2导通。此时，因为上拉晶体管2的源极和漏极的电压差大，所以在一沟道区域中存在有所产生的热载流子，因而电流流向上拉晶体管2的衬底电位V_BB以增强该衬底偏置的电位。箝位晶体管4用来防止该衬底偏置电位的增高。

因为当数据被传送或被接收时该输出缓冲器将保持高阻抗，所以上拉和下拉晶体管2和3的栅极将保持为地电位GND。换言之，该DOUT信号保持一高电平。

当该箝位晶体管4由于被加到输入/输出端子1的负电位导通而向该输入/输出端子1释放在上拉晶体管2的栅极上累积的电荷时，该电荷再次从第一驱动部分5的源极提供给上拉晶体管2的栅极，因而产生了噪声。为了抑制噪声，加上一用来降低噪声的电阻R1。

因为当输入/输出端子1的负电压的电平下降到该箝位晶体管4的阈值电压时，该上拉晶体管2的栅极和源极之间的电位差可被减小，所以上拉晶体管2的暂时导通不可能被防止。

当箝位晶体管4由于加到输入/输出端子1的负电位导通而向该输入/输出端子1释放在该上拉晶体管2的栅极上累积的电荷时，该电荷再次从第一驱动部分5的NMOS M4的源极被提供给上拉晶体管2的栅极，从而使得在输出数据时该电阻R1延迟了上拉晶体管2的栅极的电荷累积时间，因而导致上拉操作的延迟。因而，不可能有效地抑制由于上拉晶体管2的漏极和源极之间的一大的差额而使得该衬底偏置电位的增高所产生的噪声。

因此，本发明的数据输出缓冲电路是要避免由于相关技术的局限和缺陷而引起的几个问题。

本发明的一个目的是提供一种当负电位加到一数据输入/输出端子时能够有效地抑制所产生的噪声的数据输出缓冲电路。

本发明的另外的特征和优点将在说明中予以陈述，通过说明的陈述或通过对本发明实践的学习而会明显的理解。通过所撰写的说明及其权利要求以及附图中所指出的特定的构成将会实现和获得本发明的目的和其它的优点。