[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，旦尤其涉及包括MOS晶体管(金属氧化物半导体晶体管)且内设输入及输出保护电路的半导体集成电路器件。

背景技术

在诸如金属氧化物半导体大规模集成电路(MOSLSI)的半导体集成电路中，为了防止施加到输入输出端(“输入端或输出端”的简写)的静电电涌所造成的内部电路元件的可能的击穿，在内部电路与输入/输出端之间提供一个输入/输出保护电路(“输入保护电路或输出保护电路”的简写)。一般讲，每个输入保护电路及每个输出保护电路都由一个CMOS电路(互补金属氧化物半导体电路)构成，而在其中CMOS电路可如图15(a)及15(b)中所示，在电源电势VDD及接地电势GND之间分别由一个N沟道晶体管N1和一个P沟道晶体管P1串联连接。

同时，近几年来在形成半导体集成电路器件的MOS晶体管中，为了实现高集成度及高速运行，所形成的栅电极精细到半微米的尺寸或更小，而所形成的作为薄膜的栅极绝缘膜为20nm或更小。

此外，为了减少源极及漏极或栅电极的扩散层的电阻，使用了金属硅的技术。通过金属硅技术，扩散层的电阻被从100到200Ω/μm²减少到了5到10Ω/μm²，也即大约减少到了1/20。

在图15(a)或15(b)中示出了输入/输出保护电路平面图，其是使用如图16中所示的用金属硅技术形成的MOS晶体管在半导体基片上形成的，而在图17(a)及17(b)中分别示出了图16中沿线A-A及线B-B的截面图。参考图16、17(a)及17(b)，在P-型硅半导体基片1上提供一个P型阱2A，而在P型阱2A上形成N-沟道晶体管并包括N⁺型扩散层3A及3B、N^-型扩散层4、栅极绝缘膜5、边壁间隔6及由多晶硅层制成的栅电极7N。由N阱8A、P⁺型扩散层9A及9B、P^-型扩散层10、栅极绝缘膜5、边壁间隔6及栅电极7P形成了P^-沟道晶体管。此外，为了将GND端17与P型阱2A相连及将VDD端19与N阱8A相连，分别形成P⁺扩散层9C及N⁺扩散层3C。例如，在扩散层3A、3B及9A、9B及9C的表面上通过转换为金属硅来形成钛硅层11。均氧化物薄膜12A将N-沟道晶体管、P-通道晶体管及阱的接地部分彼此隔离开。在N⁺-型扩散层3A、3B、3C、9A、9B及9C的上面的内层绝缘膜13中具有接触孔14NS、14ND、14NW、14PS、14PD及14PW，在接触孔14NS、14ND、14NW、14PS、14PD及14PW中分别形成第一层的金属电极15NS、15ND、15NW、15PS、15PD及15PW。类似地，栅电极7N及7P分别与选择覆盖住未示出的内层绝缘膜的第二层的金属线30N及30P相连。

为四个N-沟道晶体管提供源极区的N⁺型扩散层3A单独与金属电极15NS相连，并与金属电极15PW相连，而金属电极15PW与P⁺扩散层9C相连，而扩散层9C为P阱2A的接触区，而N⁺-型扩散层3A还与GND端子17相连。为那些N-沟道晶体管提供漏极区的N⁺型扩散层3B类似地被金属电极15ND公共地连接并与输入端IN(参考图15(a)及输出端OUT(参考图15(b))中的一个相连。N-沟道晶体管的栅电极7N通过金属线30N与GND端17(参考图15(a))及未示出的内部元件(参考图15(b))中的一个相连。

为四个P-沟道晶体管提供源极区的P⁺型扩散层9A逐个地与金属电极15PS、金属电极15NW、及还与VDD端19相连，而其中金属电极15NW与作为N阱8A的接触区的N⁺扩散层3C相连。为N-沟道晶体管提供漏极区的P⁺型扩散层9B类似地由金属电极15PD公共连接并与输入端IN(参考图15(a))及输出端OUT(参考图15(b))中的一个相连。P-沟道晶体管的栅电极7P与VDD端19(参考图15(a))及另一个未示出的内部元件(参考图15(b))中的一个通过金属线30P相连。