[发明专利]具有垂直层叠跨接的存储单元设计

说明书

本发明涉及存储单元设计。具体地，本发明涉及具有垂直层叠跨接的存储单元设计。

静态随机存取存储器(SRAM)频繁地用于集成电路器件中。例如，SRAM单元的阵列用做高速微处理器的高速缓冲存储器。SRAM的一个这种应用是在California Santa Clara的Intel Corporation出售的PentiumPro处理器的2级(L2)高速缓冲存储器中。

SRAM单元阵列一般包括多个相同的SRAM单元，每个单元用于存储器的每一位。例如，用于PentiumPro处理器的256K L2高速缓冲存储器需要上百万的SRAM单元来实现。随着阵列尺寸的增加，有用的管芯空间浪费了，并且制造成本增加。因此需要尽可能地减少单个SRAM单元的尺寸，以使SRAM阵列的尺寸不变得太大，不浪费管芯空间和不变得太昂贵。

SRAM设计的一个例子图示在图1中。6个晶体管的SRAM单元10包括两个互补金属氧化物半导体(CMOS)反相器。第一个反相器包括晶体管110和111。第二个反相器包括晶体管112和113。两个旁路晶体管114和115用于选择SRAM进行读出和写入操作。

要写入单元10，将适当的写数据(DATA)放置在位线(BIT)上，它的补码(DATA#)放置在BIT#线上。然后根据晶体管114和115的栅极确定字线(WL)，DATA写入到单元10。要读出单元，BIT和BIT#预先充电。此后确定WL，分别通过晶体管112或111将BIT或BIT#放电。作为选择，静态上拉(Pull up)(未显示)可以填加到BIT和BIT#线以消除预先充电的需要。

除了PMOS晶体管110和113由其它的公知上拉装置例如耗尽晶体管和增强晶体管或电阻器代替外，另一现有技术的SRAM单元设计与单元10类似。另一现有技术的SRAM单元包括一个而不是两个晶体管来控制BIT和WL信号。此外，类似的现有技术的SRAM单元包括两个端口或字线来控制输入和输出单元的数据传输。

这些现有技术的SRAM单元设计的类似之处在于全都需要使用跨接连接，例如存储单元10内的跨接连接120和121。跨接连接120将包括晶体管110和111的第一反相器的输入连接到包括晶体管112和113的第二反相器的输出。此外，跨接连接121将包括晶体管112和113的第二反相器的输入连接到包括晶体管110和111的第一反相器的输出。

典型的现有SRAM器件-层布线使用相同的掩模层在相同的材料中实现两个跨接。由此SRAM单元的布线看起来象图2的单元20。跨接220和221都在布线的第一金属层中实现。该单元布线20的缺点是跨接220和221必须相互并排地设置，增加了SRAM单元的尺寸。

图3示出了另一现有的SRAM器件层布线，其中两个跨接320和321在栅层中实现，通常由多晶硅制成。同样由于跨接320和321都在相同的器件层中实现，因此它们必须并排放置。

图4示出了使用栅层以及局部互连层的第三个现有的SRAM单元40的器件-层布线。跨接420和421最初在栅层中实现，栅层到晶体管的源或漏的连接通过局部互连层420a-b和421a-b实现。局部互连层与一般的第一或第二级金属层的不同之处在于局部互连直接淀积在暴露的多晶硅和晶体管器件的扩散区的顶部。即使使用局部互连层，跨接420和421也必须并排地设置，增加了SRAM单元需要的面积量。

从以上现有的SRAM单元布线的讨论可以知道，需要提供一种SRAM单元布线，其中单元的尺寸可以最小化。

此外，要减少制造成本，需要提供一种使用现有的工艺材料、参数和设计规则设计的最小尺寸的SRAM单元。由此需要的SRAM单元设计不需要改变半导体工艺来实现。

本发明描述一种具有垂直层叠跨接的半导体存储单元。该存储单元包括具有第一输入和第一输出的第一晶体管反相器，具有第二输入和第二输出的第二反相器。第一和第二晶体管用第一和第二跨接连接耦合。第一跨接连接将第一输入连接到第二输出。第二跨接连接将第二输入连接到第一输出。两个跨接连接包括半导体制造工艺中的不同导电层。因此两个跨接连接垂直地层叠在彼此的上部，以减少存储单元布线的面积。

本发明借助例子的方式图示出，但并不局限于附图，其中：

图1示出了现有技术的六个晶体管SRAM单元。

图2示出了现有技术带金属跨接的SRAM单元的布线。

图3示出了现有技术带栅级互连跨接的SRAM单元的布线。

图4示出了现有技术带栅级互连和局部互连跨接的SRAM单元的布线。