[发明专利]串并行和并串行转换器

权利要求书

1．一种分频器，用于对输入时钟信号(CLK)频率分开，所说分频器包括耦合到时钟输入信号(CLK)的时钟输入端(CK0-CK7)，其特征在于，分频器至少包括具有带时控存储电路的与门的功能的两个电路(0-7)，其中各个所说的电路包括一个时钟输入端(CK0-CK7)，第一与输入端(SDI0-SDI7)，第二与输入端(SE0-SE7)，和输出两个与输入端(SDI0-SDI7,SE0-SE7)的逻辑与函数值的至少一个输出端(Q0-Q7)；

各第一与输入端(SDI0-SDI7)彼此连接，并接到来自一个输出端(Q7)的反相信号；

除第一电路(0)外，各第二与输入端(SE0-SE7)接在一起，并接到前面电路(0-6)的输出端(Q0-Q6)；及

分频时钟信号(CLKdiv)可以从一个输出端(Q4)取出。

2．如权利要求1的分频器，其特征在于，各电路是具有多路输入端的D触发器(0-7)，各所说触发器包括数据输入端(D0-D7)，扫描输入端(SDI0-SDI7)，时钟输入端(CK0-CK7)，扫描使能输入端(SE0-SE7)，根据扫描使能输入端(SE0-SE7)的值输出来自数据输入端(D0-D7)或扫描输入端(SDI0-SDI7)的值的输出端(Q0-Q7)，及反相输出端(QB0-QB7)；

数据输入端(D0-D7)保持低电平；

扫描输入端(SDI0-SDI7)对应于彼此连接并接到一个反相输出端(QB7)的第一与输入端(SDI0-SDI7)；及

扫描使能输入端(SE0-SE7)对应于第二与门(SE0-SE7)。

3．如权利要求1-2中任一项的分频器，其特征在于，脉冲信号(BP)可以从一个输出端(Q0,QB0)中取出。

4．如权利要求1-3中任一项的分频器，其特征在于，利用到达第一电路(0)的第二与门(SE0)的复位信号(R)可以将分频器置零。

5．一种串并行转换器，包括：移位寄存器(51)，该寄存器具有连接输入时钟信号(CLK)的时钟输入端(CK10-CK18)，并具有用于输入串行数据信号(Din,s)的输入端(D10)，

输出寄存器(52)，该寄存器具有接到输入时钟信号(CLK)的时钟输入端(CK20-C28)，并具有用于输出并行数据信号(Dout,p)的输出端(Q20-Q28)，还具有接在一起并接到移位寄存器(51)的输出端(Q10-Q18,QB10-QB18)的输入端(D20-D28)，

分频器(40)，该分频器具有与接到移位寄存器时钟输入端(CK10-CK18)的输入时钟信号(CLK)连接的时钟输入端(CK0-CK7)，所说分频器输出在将来自移位寄存器(51)的数据信号在时钟控制下输入到输出寄存器(52)时进行控制的控制信号(BP)，

其特征在于，分频器(40)至少包括具有带时控存储电路的与门功能的两个电路(0-7)，每个所说电路包括时钟输入端(CK0-CK7)，第一与输入端(SDI0-SDI7)，第二与输入端(SE0-SE7)，和输出两个与输入端(SDI0-SDI7,SE0-SE7)的逻辑与函数值的至少一个输出端(Q0-Q7)；

各第一与输入端(SDI0-SDI7)连接在一起，并接到来自一个输出端(Q7)的反相信号；

除第一电路(0)外，各第二与输入端(SE0-SE7)接在一起，并接到前面电路(0-6)的输出端(Q0-Q6)；及

分频时钟信号(CLKdiv)可以从一个输出端(Q4)中取出。