[发明专利]串并行和并串行转换器

说明书

本发明涉及一种快速串并行转换器和并串行转换器及包括于其中的分频器。

欧洲专利申请EP479296A1中记载了一种串并行转转换器，其中包括含有四个D触发器的移位寄存器、含有四个D触发器的输出寄存器、和含有两个D触发器和一个反相器的分频器。该分频器作为一个移位寄存器与通过反相器反馈回第一D触发器的D输入端的第二D触发器的Q输出端耦合。该移位寄存器和分频器由输入时钟作时控(clocked)，而输出寄存器由取自第二D触发器的Q输出端的分频信号进行时控。

串行数据信号进入移位寄存器的第一D触发器的D输入端，每四个时钟周期从移位寄存器的Q输出端取出，并在输出寄存器的Q输出端馈出作为并行数据信号。

本发明的目的是提供一种由具有与门功能且带有时控(clock)存储器电路的电路构成的分频器。

本发明再一目的是提供一种例如用于转换器的快速廉价的分频器。

本发明第三目的是提供一种除分频信号外还能产生脉冲信号的分频器。

本发明第四目的是提供一种快速廉价且使用尽可能少的不同类型电路的串并行转换器。

本发明第五目的是提供一种快速廉价且使用尽可能少数量的不同类型电路的并串行转换器。

本发明第六目的是提供一种其中可以发生串并行和并串行转换的高速单元。

先前已知的串并行和并串行转换器的一个问题是很难简单且低成本地制造快速转换器。

本发明通过一种结构解决了这个问题，利用这种结构每个输出端耦合到几个输入端，由此减少了各电路中的延迟。不同的是，输入数据信号相对于输入时钟信号被延迟(反之亦然)，由此在数据中间对数据信号进行时控。这减少了错误的危险。

在分频器的一个实施例中，有利的是不同的输入端具有不同的输入电容，从而通过给予这些输入端以除普通应用外的其它应用，使电路中的延迟能够减少。由于要减少了该结构的成本，只使用了所谓的扫描触发器，即具有多路输入的D触发器，以及反相器和缓冲器。

本发明的一个优点是该结构使得串并行转换器和并串行转换器比以前的转换器更快。

本发明的另一优点是分频器还可用于除转换器外的其它连接中。

图1a展法示了表示扫描触发器的电路符号。

图1b展示了扫描触发器的函数表。

图2是频率转换器的电路布局。

图3是串并行转换器的电路布局。

图4是并串行转换器的电路布局。

图5是图2-4中事件的时序图。

图6是展示含串并行和并串行转换器的高速单元的框图。

在实施本发明时，可以采用所谓的扫描触发器，即具有多路输入的D触发器，如Motorola销售的CMDF02或CMDF03。图1a展示了一种扫描触发器。所示的触发器具有四个输入端：数据输入端D，时钟输入端CK，扫描输入端SDI和扫描使能输入端SE。该触发器还具有两个输出端：输出端Q和反相输出端QB。扫描使能输入端根据Q=SE*SDI+SE*D,QB=Q控制输出端Q和QB的时序。

为了扫描触发器能够尽可能快地工作，应该减少与同一个输出端连接的输入端数量，即输出端的所谓扇出。例如可以一提的是，在Motorola CMDF02中，在输出端Q从低变到高时，0的扇出延迟0.739ns，而在对应的情况下，8的扇出延迟满1.065ns。这种现象是由于所有输入端和输出端及其间的连接都具有电容。本发明的一个思想是通过提供所有输出端的低扇出来提高速度。

以下介绍的是一个字节有九位的实施例。所有两位及两位以上的变形都是可以的。这些位被记为〔8∶0〕，其中位8为最高有效位(MSB)，位0为最低有效位(LSB)，为了避免对图中所示扫描触发器的所有输入端和输出端计数，以下例如将采用具有输出端Q2和数据输入端D2等等的扫描触发器2，参照图2和1a。

分频器

图2展示了分频器40的一个实施例。为了将输入时钟信号CLK的频率除以九，以便形成输出时钟信号CLKdiv，利用类似于移位寄存器形式连接的八个扫描触发器0-7。输入时钟信号CLK耦合到所有扫描触发器的时钟输入端CKa(a=0.7，对应于位0-7)。为了使速度最佳，地J接到所有的数据输入端Da。这样输出Qa得到以下表达式：

Qa=SEa*SDIa