[发明专利]半导体器件及其制造方法

说明书

本发明涉及一种半导体器件及其制造方法，尤其是在对MOS(金属氧化物硅)型半导体器件中热载流子和由于减速阻挡造成的特性变化的抑制的改善。

图5描绘出了一种常规的MOS型半导体器件，它包括其上形成有一绝缘区102的一半导体基片101、在绝缘区102之外区域形成的一阱区103、在基片表面附近形成的源极区和漏极区、设置在这些区域之上的一栅氧化层104、及在栅氧化层104上形成的多晶硅的栅极105。在栅极105的侧面形成的是为栅极105限定侧壁的第一氧化物膜106，而第二氧化物膜108是构成一层间介质膜覆盖整个表面，同时还在其上设置一层BPSG(磷化硼硅酸盐玻璃)层110。此外，第二氧化物膜108和BPSG层110选择地具有接触孔111，在接触孔111中埋置势垒金属112和钨113。此外，在至少包括接触孔111之上区域的一区域给出的是由含铝合金形成的每个第一层配线114。SiOF构成的一层间介质膜115被形成在第一层配线114上面，并且穿过其选择地开出一通孔116。在通孔116的侧壁形成自第二层配线119延伸的氮化钛膜117，且在其中埋置钨118。此外，在包括通孔116上方的一部分的区域形成第二层配线119，并在其上给出由等离子体SiON构成的覆盖膜120。

现将参照图6(a)和6(b)描述这种半导体器件的生产方法。

如图6(a)所示，首先用选择的氧化工艺的手段在半导体基片101上形成绝缘区102，然后用常规的离子注入工艺方式形成阱区103。此后，半导体基片101的表面经受氧化以形成栅氧化层104，且在其上形成多晶硅之后，形成所需要的图形以产生栅电极105。其后，产生氧化膜以生长在整个表面上，并且经受各向异性地深刻蚀以仅在栅极105的外侧壁留下第一氧化膜106。然后用离子注入和活性热处理的方式形成源极和漏极区107，在它的整个表面上形成一第二氧化膜108以达到约100纳米的膜厚。

如图6(b)所示，接下来用常压化学汽相淀积(CVD)工艺形成BPSG110以达到1200微米左右的膜厚，而它的表面用化学机械磨光(CMP)的方式打磨以便被磨平，接下来，在选择地形成接触孔111之后，设置一势垒金属112，每个接触孔111内埋置用CVD工艺淀积的钨113，接着形成厚为0.4微米的含铝合金的第一层配线114并经受制作图形。此后，用偏置ECR(电子回旋共振)等离子CVD工艺的方式形成SiOF的层间介质膜以达到在配线上的0.8微米的膜厚。此外，选择地开出通孔116，然后用喷镀方法淀积仅具有如50纳米厚的很小膜厚的氮化钛膜117，且钨118是通过敷层CVD工艺淀积在通孔116中，并通过进行一深刻蚀埋置在通孔116的内侧。此后，为进行一图形制作形成一第二层配线119，最后用等离子CVD工艺的方式淀积SiON的一覆盖膜120从而获得约1μm的膜厚。

然而在前面所述结构的半导体器件中，为了确保层间介质膜的平整采用了BPSG，而一层膜，例如SiON膜，是为了减少配线量而使用的，其对侵入的水是敏感的。因此，存在诸如对于热载流子和对于由于减速阻挡造成的特性变化的相对差的抑制的可靠性问题。此外，当为了减少配线时间损耗以获得较高电路速度来选择例如具有更进一步减少的介电系数的覆盖膜的介质膜时，对于热载流子和对于由于减速阻挡造成的特性变化的较差抑制将变得更明显。这是因为这样的的层间介质膜对水的侵入更敏感。

为了避免在MOS晶体管中可靠性的降低，已提出了一种技术，其涉及通过在栅氧化物中氮的掺入对表面能级的构成给与抑制。该技术在第一次公开平5-283679的日本专利申请中为说明的目的已有描述，首先参照图7。这个技术类似于上面所描述的，即在半导体基片201内或其上形成一绝缘区202、一阱区203和一栅极205，且在其中形成作为侧壁的第一氧化膜206，源极和漏极区207，及一第二氧化膜208。然而，栅氧化膜221具有两层的结构，该两层的结构是由包含不少于10¹⁹cm^-3的氮原子并与沟道区构成接口的氮氧化物膜222和包含浓度不大于10¹⁹cm^-3并淀积在氮氧化膜222上的氮原子的硅氧化物膜223构成。按照这个结构，在低浓度区介面处设置的较高氧浓度的氧氮化膜222对由于漏极雪崩热载流子注入造成的表面能级的形成表现出较高的抑制，其中较低氮浓度的硅氧化膜223降低了整个介质膜的平均浓度，减少了固定电荷，并减少了氧化物膜抑制，以致能够防止在低浓度区的电场调制。