[发明专利]半导体器件和制造半导体器件的方法

说明书

技术领域

本发明涉及一种半导体器件和制造半导体器件的方法，尤其涉及那些对掩模定位的对准标记的所作的表征以及形成对准标记的方法。

背景技术

制造半导体器件的工艺包含有将形成在掩模上的图形转移到半导体晶片上的步骤。在此情况下，如图1A中所示，将一预定的图形转换到半导体晶片1的芯片区2上以形成含有半导体器件的层次，与此同时，例如将一视域对准标记(X₁，Y₁)转移到半导体晶片1的划线区3X、3Y上。这样一个对准标记包括多个如图1B中所示的规则排列的基准标记M。此后，按照视域对准标记(X₁，Y₁)进行下一步的图形转移操作。在移动位置的同时陆续形成分别步骤中所用的对准标记(X₂，Y₂)、(X₃，Y₃)、......这是由于分别的对准标记避免了彼此重叠，从而避免了可能将对准标记视为同一的。

接着谈半导体器件布线的微结构和多层结构，对于有助于精细布线(微结构布线)工艺的布线层下面夹层绝缘膜的平整技术已日益重要。然而，夹层绝缘膜的平整产生了一个缺点，就是它难以见到作掩模定位用的基片上的对准标记，尤其是不平整的绝缘膜所形成的对准标记就更加如此。因而，对准标记必须正好在形成布线层的步骤之前形成，这就使得对准标记的数目增加，同时还增加了划线区的面积。

作为解决这一问题的方法，日本专利申请特开平-2-229419公开了一种如图2中所示的形成对准标记的方法(现有技术)。这一方法将描述如下。

在第一次掩模步骤中，在硅基片(晶片)的芯片区上形成第一图形，与此同时，在硅基片1(晶片)的划线区上形成对准标记4a。在第二次掩模步骤中，将掩模与对准标记4a定位使在芯片区形成第二图形，并同时形成对准标记4b。

在形成第二图形之后，形成一层平整层7和一层夹层绝缘膜5。当在夹层绝缘膜5上形成用铝之类的不透明材料加工的第三图形形成层6时，按照在形成不透明膜6之前的对准标记4b在夹层绝缘膜5上形成对准标记4c。对准标记4c形成在与对准标记4a的同一位置上而与对准标记4a重叠。

在形成不透明膜6之前，对4a和4c两个对准标记同时进行检测。然而，在形成不透明膜6之后就见不到对准标记4a，这样就不致使它起到掩模与对准标记4c定位的障碍的作用。对准标记形成在相互重叠的同一位置上，这样的安排减少了晶片上对准标记占据的面积。

按照日本专利申请特开平-2-229419中所描述的技术，加工不透明膜6的图形时所用的对准标记4c能在对准标记4a的同一位置上形成。然而，在这一公布中未描述有关进一步形成一层增加的夹层绝缘膜、在其中形成接触孔而后形成上一层布线层的情形。此外，未对在对芯片区上的不透明膜6进行图形加工时在划线区上的不透明膜6是留在上面还是将其去除作出清楚的说明。当对不透明膜6进行图形加工在划线区上形成对准标记时，估计到是将它形成在未形成对准标记4a、4b、4c的位置上。从而，当制成具有多层布线结构的半导体器件时就不能充分节省划线区上占用的对准标记面积。

在以上的描述中，在单一步骤中形成一对对准标记。然而，实际上在许多情况下在划线区3X、3Y上形成有多个对准标记。

发明内容

因而，本发明的一项目的是要提供一种制造半导体器件的半导体基片和方法，它能进一步减少对准标记占用的面积。

为了达到上述目的，本发明的半导体器件有一形成在划线区上的第一对准标记、一层形成在第一对准标记上的第一夹层绝缘膜、以及包含有选择地覆盖第一夹层绝缘膜的不透明膜并设在第一对准标记之上的第二对准标记，其中第一对准标记被第二对准标记屏蔽。划线区将芯片区相互隔开。在所述半导体器件中，第一对准标记包含有多个排列规则的第一基准标记，而第二对准标记则包含有多个排列规则的第二基准标记，每一第二基准标记比每一第一基准标记大出至少足以定位的量，第一和第二基准标记被安排成使每一第二基准标记设置在每一第一基准标记的上面。

在此情况下，可对第一夹层绝缘膜进行平整。

此外，在与不透明膜构成第二对准标记的同时可以形成一层屏蔽膜，使其与第二对准标记相距一预定的距离。再就是，还可以设置一层覆盖第二对准标记的第二夹层绝缘以及包含所述第二夹层绝缘膜的第三对准标记。通过例如去除屏蔽膜上的第二夹层绝缘膜，将第三对准标记设置在所形成的屏蔽膜上。在此情况下，第二夹层绝缘膜的表面可以得到平整。