[发明专利]模块合成装置及模块合成方法

权利要求书

1.一种模块合成装置是合成数据通路电路的模块配置的模块合成装置，其特征在于包括：根据数据通路电路用逻辑电平所表现的逻辑电路信息，在所述数据通路电路中特定元件的逻辑电平处理部分；和对于提供给晶体管电平的电路构成的元件，求出经延迟使参数升高的形状函数的元件特性推断部分；和根据所述逻辑电平处理部分特定的各元件，分别设定晶体管电平的电路构成提供给所述元件特性推断部分；根据所述元件特性推断部分求出的，按照经延迟使参数升高的各元件的形状函数，合成配置模块的合成处理部分。

2.根据权利要求1所述的模块合成装置，其特征在于，所述合成处理部分是给予合成配置模块，或是代替合成，经延迟使参数升高，求出配置模块的形状函数。

3.根据权利要求1所述的模块合成装置，其特征在于，包括根据按各功能元件分配逻辑电路，将数据通路图表变换成逻辑电路信息的功能电平处理部分；所述逻辑电平处理部分是将用所述功能电平处理部分所变换的逻辑电路信息作为输入。

4.根据权利要求1所述的模块合成装置，其特征在于所述逻辑电平处理部分包括：表示所述逻辑电路信息的同时，示出的逻辑电路信息是表示将数据通路电路中的各元件的范围，按照由该模块合成装置的外部提供的指示修正的逻辑电路图表示修正部分。

5.根据权利要求1所述的模块合成装置，其特征在于：

所述元件特性推断部分包括，按照元件的晶体管电平的电路构成，对该元件满足一个延迟要求，求出各晶体管的选通脉冲宽度的手段；和以串联连接的晶体管相互之间作为共有扩散区域使构成所述元件的晶体管集团化的手段；和关于各晶体管群，根据反复的形态变化，求出表示形状的形状函数，按照由该形状函数得到的各晶体管群的高度候补，求出元件高度候补的手段；和关于各元件高度候补，分别按照从晶体管面积和按预料配线长度的配线面积之和减去通过共有扩散的面积削减部分，在推断元件面积的同时，用该元件高度候补除去推断的元件面积，求出对应该元件高度候补的元件宽度的手段；根据各元件高度候补和与对应的元件宽度的组合，求出有关所述一个延迟要求的所述元件的形状函数。

6.一种模块合成装置是合成数据通路电路的配置模块的模块合成装置，其特征在于包括：

表示数据通路图表的同时，按照由该模块合成装置的外部提供的指示，修正在该数据通路图表中的寄存器的配置的数据通路图表表示修正部分；和推断所述数据通路图表的各功能元件的延迟的功能元件特性推断部分；和根据所述功能元件特性推断部分推断的表示各功能元件的延迟的功能元件特性表示部分。

7.根据权利要求6所述的模块合成装置，其特征在于，所述功能元件特性表示部分是每个时间间隔集中表示各功能元件的延迟，同时，将每个时间间隔之和作为时间间隔的处理时间，表示各功能元件的延迟，并且，决定时钟周期作为时间间隔，表示处理时间为最大的时间间隔。

8.根据权利要求6所述的模块合成装置，其特征在于所述功能元件特性推断部分包括：

求出各功能元件的固有延迟及输出级的驱动能力的手段；和推断所述各功能元件的控制需要的信号的延迟时间的手段；和推断所述各功能元件间的假定配线的手段；和根据所述一个功能元件的固有延迟，和所述一个功能元件的控制需要信号的延迟时间，和根据用所述一个功能元件的输出级的驱动能力，驱动各功能元件间的假定配线中驱动所述一个功能元件的输出级的配线时的配线延迟之和求出一个功能元件的延迟的手段。

9.一种模块合成方法是合成数据通路电路的配置模块的模块合成方法，其特征在于包括：

根据按各功能元件分配逻辑电路，使数据通路图表变换数据通路电路用逻辑电平所表现的逻辑电路信息的工序；和按照所述逻辑电路信息，在所述数据通路电路中特定元件的工序；和有关特定的各元件，求出经延迟使参数升高的形状函数的工序；根据配置模块的平面布置图和经延迟使参数升高的元件的形状函数，合成配置模块的工序。

10.根据权利要求9所述的模块合成方法，其特征在于，给予合成配置模块，或是代替合成，经延迟使参数升高，求出配置模块的形状函数的工序。