[发明专利]模块合成装置及模块合成方法

说明书

本发明涉及在互补金属氧化物半导体(CMOS)的大规模集成电路(LSI)等电路中，使用数据通路电路的合成配置模块的技术。

作为以往的模块合成装置，设计规则是将参数增大的元件，在垂直方向合位，同时，在水平方向配合机能配置，对准各元件的引线配置的位置及进行上层配线。并且具有使元件的驱动能力在元件单位最优化机能。

并且，包括多个可以替补配置模块内电路各功能元件的候补元件，具有自动地从其中选择最合适功能的元件的机能。

可是，以往的模块合成装置具有以下问题。

近年来，大规模集成电路的集成度和时钟频率日趋上升、予测到2003年大规模集成电路每平方厘米(1cm²)的面积，能容纳1800万个晶体管，时钟频率可达500MHz(SRC，“National Technology Roadmap forSemiconductor”，1997)。

由这样的背景开始，我们在大规模集成电路的制造中迎接亚微米时代到来。但是，大规模集成电路的设计日益复杂化，由于延迟和耗电比栅电容更大依赖配线负载，为了使配线间隔达到0.1μm那样极微小的程度，在其设计的前工序(功能电平、电阻一晶体管逻辑电路(RTL)电平)评价大规模集成电路的延迟、耗电和时钟频率偏移是极其困难的。并且，由于配线间隔很微小，为了推断配线延迟，有必要了解配线模型对配线间结合容量的影响，在设计的前工序推断该配线间的结合容量几乎是不可能的。

因此，在设计的后工序(逻辑电平、晶体管电平)中，修正前工序的设计结果的功能元件是非常重要的。也就是说、通过将设计的前工序的评价功能元件和设计的后工序的修正功能元件巧妙的联合，在大规模集成电路设计中能够减少反复设计，进而在削减设计费用的同时，能够实现较高质量的大规模集成电路的设计。

由于使设计的前工序和后工序巧妙的联合，有必要将前工序必要的关于模块的性能和面积精度的适当的信息，由设计的后工序尽快提供。也就是说，前工序设计的合成器具为了在模块的配置和固定时能够探索设计空间，后工序的模块合成装置针对多个条件能够寻求马上推断合成结果那样的功能元件。可是以往的模块合成装置没有这样的功能元件，仅就一个条件合成配置模块。为此，如果就多个条件推断模块的性能和面积的话，其每次只实际合成模块，因此，存在需要非常多的处理时间这样的问题。

而且，用以往的模块合成装置，由于几乎没有元件形状的自由度，例如在选择了驱动能力最合适的元件时，在元件之间容易产生死区，也就是说，存在所谓不能使配置模块的形状精度高最优化这样的问题。

本发明，鉴于上述各点，作为数据通路电路的模块合成装置及方法，能将配置模块的形状高精度最优化，并且，容易与设计的前工序联合，作为本发明课题。

为了解决上述课题，本发明之一的解决手段是，一种模块合成装置作为合成数据通路电路的模块配置的模块合成装置，它包括：根据数据通路电路用逻辑电平所表现的逻辑电路信息，在所述数据通路电路中特定元件的逻辑电平处理部分；和对于提供给晶体管电平的电路构成的元件，求出经延迟使参数升高的形状函数的元件特性推断部分；和根据所述逻辑电平处理部分特定的各元件，分别设定晶体管电平的电路构成提供给所述元件特性推断部分；根据所述元件特性推断部分求出的，按照经延迟使参数升高的各元件的形状函数，合成配置模块的合成处理部分。

按照本发明之一，由逻辑电平处理部分使特定的数据通路电路的各元件，通过元件特性推断部分，由合成处理部分提供的晶体管电平的电路构成，能求出经延迟使参数升高的形状函数。也就是说，与以往相比，提高了数据通路电路的元件形状的自由度。然后，通过合成处理部分，利用经延迟使参数升高的元件的形状函数，能合成配置模块，因此，能够使元件间的死区更小，配置模块的形状与以往相比，也能够精度更高最优化。

而且，在本发明上述的模块合成装置中，所述合成处理部分是给予合成配置模块，或是代替合成，经延迟使参数升高，求出配置模块的形状函数。

按照上述本发明，通过合成处理部分，求出配置模块经延迟使参数升高的形状函数，因此，比以往更容易做到，与前工序设计的联合。

另外，在本发明上述的模块合成装置中，它包括根据按各功能元件分配逻辑电路，将数据通路图表变换成逻辑电路信息的功能电平处理部分；所述逻辑电平处理部分是将用所述功能电平处理部分所变换的逻辑电路信息作为输入。

按照上述本发明，即使表示数据通路的信息是数据通路图表，也能够作为该模块合成装置的输入。