[发明专利]非易失性半导体存储器件

说明书

本发明一般涉及半导体器件。具体来说，本发明涉及一种能够同时写入多个字节的非易失性半导体存储器件。

图8显示出日本公开专利No.Hei5-159586中所揭示的一种能够同时写入多个字节的非易失性半导体存储器件。该存储器件由存储单元阵列1构成。在存储单元阵列1中含有以矩阵行列形式排列的可擦、写存储单元M00-M33，在存储单元M00-M33各对应列的漏极上连接有多个位线BL0-BL3。存储单元阵列1还包含多个字线WL0-WL3，它们与存储单元M00-M33中各对应行上的控制栅极相连接。Y解码器2对地址信号进行解码以选择位线BL0-BL3之一。Y选择器3由N沟道MOS晶体管NY0-NY3组成，其栅极输入与对应于位线BL0-BL3的Y解码器2的输出连接。X解码器4对地址信号进行解码以选择字线WL0-WL3之一。读出放大器5可读出由Y解码器2、Y选择器3和X解码器4选中的存储单元中的数据。写入电路LA0-LA3中各含有一个锁存器，它能够锁存数据线6中的数据，并能根据来自锁存器的输入数据输出一个写电压以在存储单元上写入数据。

如图9所示，写入电路LA0-LA3中各含有一个由N沟道MOS晶体管2构成的传输门，它连接于锁存器7和数据线6之间并能够对地址Y作出响应。锁存器7包括：一个由反相器64和65组成的传输门；一个能够在锁存信号DL为低电平时起反馈作用的N沟道MOS晶体管53和P沟道MOS晶体管54。锁存器7还含有一个由N沟道MOS晶体管51和P沟道MOS晶体管52组成的传输门，它能在锁存信号DL为高电平时导通。写入电路LA0-LA3中包括一个由N沟道MOS晶体管55和P沟道MOS晶体管56组成的传输门，它能在写入信号PRO为高电平时导通。写入电路还含有一个由N沟道MOS晶体管59和P沟道MOS晶体管58组成(两晶体管串联在地电压(GND)和程序高电压电源V_PP之间)的反相器，它的输入端与由写入信号PRO控制的传输门的输出端连接。除此之外，写入电路还含有一个P沟道MOS晶体管57，其源极与电源V_PP连接，其栅极与反相器的输出端相连，其漏极与反相器的输入端连接。写入电路还含有一个N沟道MOS晶体管60，它能够在写入信号PRO0为低电平时拉低反相器的输入。该写入电路还含有一个N沟道MOS晶体管61，其源极与位线BL连接、栅极与反相器的输出端相连、漏极上连接有用于在存储单元上写入所需数据的电压VH。

图11A显示了一个对应于图8的存储单元实例，图11B显示出对存储单元进行擦、写、读时的操作方法。例如，要对存储单元进行擦除，则应使用图11B中的电压值。此时，利用F-N隧道效应将会使电子从P沟道基底10注入到浮动栅极11中，从而使存储单元的门限电压转变为高电平(如6伏)。但是，在写入操作期间，电子将由于F-N隧道效应从浮动栅极11拉入P沟道基底10，从而使存储单元的门限电压转变为低电平(如1伏)。

利用图10可对现有技术中的非易失性半导体存储器件的写入操作进行说明。在数据读出期间，对应于锁存器LA0-LA3的地址Y将被连续选中，然后对应于选中地址的数据将被加在数据输入线上并放入各锁存器之中。与此同时，反相器(由P沟道MOS晶体管58和N沟道MOS晶体管59组成)的输入端将被具有高电平的写入信号PRO0拉低至零伏，因此使得反相器输出高电平并且N沟道MOS晶体管61导通。此外，通过把写入电压VH切换为0伏，可将位线BL0-BL3初始化成为0伏电位。

在将位线初始化为零伏电位的过程中，当先前写入操作已经完成且被保持在如图10中虚线所示的高电位(如5伏)时，该高电位(如5伏)即使在写入间隔期间也可被保持住，而且未进行写入操作的存储单元(M01，M03)也被置于写入状态，从而防止了写入错误的发生。在F-N隧道效应以极低的写入电流(如1皮安)对存储单元进行写入操作的过程中，这些写入错误是极易发生的。