[发明专利]阵列的单元布局相同且周边电路对称的半导体存储器件

说明书

技术领域

本发明涉及一种半导体存储器件，特别涉及一种在多个存储器单元阵列中具有相同布局的存储单元以及多个存储器单元阵列具有对称布局的周边电路的半导体存储器件的布局。

背景技术

半导体存储器件是超大规模集成的一项典型例子。半导体的厂商已经以每年1.6的比率提高存储器的密度并通过缩减最小图形宽度与增大半导体芯片尺寸提高了集成度。目前产生的最小图形宽度已缩减到过去所产生的三分之二，而芯片尺寸则增大到过去半导体芯片的一倍半。

半导体存储器件依据数据存储、寻址系统、数据放大器、控制器以及输入和输出电路而开启。由多个存储器单元排成二维的矩阵，而且存储器的容量正比于存储器单元的数量。存储器单元阵列占有半导体芯片上的最大面积，而为了增加存储器的容量就必需缩小由每一存储器单元所占据的地皮。为此，存储器单元的设计使用最小的图形宽度，并使图形之间对准的宽裕度缩减至最低。

当以少量存储器单元形成数据存储时，它们排成单个阵列。以大量存储器单元用作数据存储，数据存储就被分成多个阵列。由于确保了存取速度的提高，多个阵列的优点胜过单个阵列。当增加存储器的容量时，与每条位线耦合的存储单元的数量增加了，于是，位线被伸长。而且，在压缩最小设计标准的情况下，使位线更窄。结果使沿位线传送的代表一个数据位的电信号要克服较大的电阻和耗费更长的时间。多个存储器阵列使位线缩短并提高了信号的传播速度。

在1996年电气与电子工程协会(IEEE)国际固态电路会议论文集第374至375页由T.Saeki等人所著的“一种带同步反射延迟的2.5毫微秒时钟存取的250兆赫半导体动态随机存取存储器(SDRAM)”中公开了一项典型示例的半导体存储器件。图1绘示了现有技术半导体动态随机存取存储器件的存储器单元阵列与周边电路的布局。现有技术半导体动态随机存取存储器件制造在一片矩形的半导体芯片1上，半导体芯片在由箭头AR1表示的纵向有较长的边缘，而在由箭头AR2表示的横向则有较短的边缘。沿着纵向AR1伸展有一窄区2并占据着半导体芯片1的中央部位。窄区2分配给控制器和输出与输入电路。在窄区2的两侧沿纵向AR1伸展有两个窄区3/4，并分配给列地址译码器。沿横向AR2伸展有窄区5/6，并被相互分隔开。窄区5/6被分配给行地址译码器。

窄区2/3/4/5/6将半导体芯片1的地皮划分成八个区，并分别分配给八个存储器单元阵列7a、7b、7c、7d、7e、7f、7g和7h。存储器单元阵列7a至7d设在窄区3的左侧，而其它的存储器单元阵列7e至7h则设在窄区4的右侧。在存储器单元阵列7a至7h中重复着一个确定的图形，并用“F”表示。在存储单元阵列7f/7h中的图形F假定是标准的，存储单元阵列7b/7d的图形F则相对于对称线SY1而对称。另一方面，存储单元阵列7e/7g的各个图形F相对于对称线SY2/SY3而对称，并且存储单元阵列7a/7c的各个图形F绕对称点P1/P2旋转180度。

对称的图形F使得半导体芯片1上的布局设计更简单。例如，当一设计人员要对列地址译码器与存储器单元阵列7f之间的连接进行布局时，他只要相对于对称线SY1倒转列地址译码器与存储器单元阵列7b之间连接的布局。用-CAD(计算机辅助设计)系统就能方便地进行倒转。而且，当对标准图形F进行修改时，CAD系统就自动地修改了另一对称的存储器单元阵列7b的图形。因此，对称图形就将布局设计的工作量减少至全部布局设计的一半。

存储器单元阵列7h的一部件与存储器单元阵列7g的相应部件分别在BX1/BX2框中进行了放大。存储器单元阵列7g/7h包括存储器单元子阵列8a/9a，沿着存储器单元子阵列8a/9a的侧线设置读出放大器部件8b/9b，沿着存储器单元子阵列8a/9a的端线并与8d/9d区交叉设置字线驱动器8c/9c。在存储器单元子阵列8a/9a中由多个存储器单元排列成二维的矩阵，而读数放大器部件8b/9b的布局与子字线驱动器8c/9c的布局在交叉区8d/9d相交。存储器单元具有一种COB(电容器在位线上)的结构。

在存储器单元子阵列8a/9a中表示出所用的三种掩模图形，并分别在框BX3和BX4中进行了放大。三种掩模图形是有源区的掩模图形、节点接触孔的掩模图形以及位接触孔的掩模图形，并如所示那样相互对准。尽管还有其它掩模参与了存储器单元子阵列8a/9a的形成，但在框BX3/BX4中将它们删除了。其它掩模是用于字线、位线、存储节点以及反电极的。