[发明专利]环状结构的多路译码电路及其方法

说明书

本发明涉及一种译码电路，具体地说涉及一种用于通讯网络中的译码电路。

在现有的通讯网络中，主要采用的是HDTV信道编码。它是包括外码和内码的级联编码。其中外码为RS(207，187)码，内码是格状编码TCM(2/3)。为了对付同频道常规电视(PAL)信号的干扰，须编码端在内码编码的同时加上十二路的交织，以便于与接收端的PAL抑制滤波器匹配工作。如图1所示，这样发送端的内码编码其中包含了十二个状态独立的格状编码器，这十二个编码器以符号时钟的速率切换工作，当每个时钟节拍来到时，电路中的输入MUX和输出MUX切换倒下一个编码器，即按编码器#0工作，编码器#1工作，编码器#2工作……编码器#11工作，编码器#0工作，编码器#1工作……的顺序。对于每个编码器来说，当轮到它工作时，它从输入端读入数据，进行编码后把结果输出。相应地，在接收端的内码译码电路中也必须有十二个独立的译码器与编码器对应，其工作是编码的逆过程，对编码端的十二路格状编码分别进行译码。它根据输入的数据结合内部状态数据(包括累计度量48bits和幸存路径64bits)计算出译码结果，同时得到新的状态数据以被下次译码时使用。各个译码器与编码器一样也是一次工作的，由此可见，对于一个具体的译码器来说，在十二个时钟节拍中仅有一个节拍在工作，而有十一个节拍处于闲置状态。

由于内码的译码电路中包含的十二个并行的译码器，因而电路的规模比较大。对于全定制ASIC来说，通常每个译码器大约需要五千门的电路规模，十二路译码器的规模十六万门的电路规模，加上解交织等电路，内码译码电路需要七千门的电路规模。对于用现场可编程门阵列(FPGA)实现的电路，每个译码器大约需要八千至一万门的电路规模，再加上其他辅助电路，起整个内码译码电路大约需要一万二千至一万四千门的电路规模。这样的电路规模占用了大量的电路资源而且这些电路资源也没有被充分利用，不但降低了电路的运行效率，而且也使得设备的成本较高。

本发明的目的是提出一种译码电路的工作方法，以有效地降低电路的规模。

为实现本发明的上述目的，本发明的译码电路采用串形的方法。具体地说，本发明的译码电路包括两个部分，即一个高速译码器和一个译码状态表。所述高速译码器和所述译码状态表构成一个环状结构。其中的译码状态表包含了数个译码器的状态信息。其中，来自编码器的各译码器的状态数据依次在译码状态表中列队，然后，再将所列的状态数据依次输入至高速译码器，经高速译码器计算所得的新的状态数据重新排在队尾以待下一周期使用。状态数据输入至高速译码器进行译码计算并将新的状态数据重新排队，构成了一个循环级，这样的循环级依次进行组成了循环队列。

最好，将所述的循环队列设置成十二级，对应于十二个编码器。在每一时钟节拍中，这个队列的一级进行工作，也就是说，这个队列每隔一个时钟节拍移动一级，十二个时钟节拍循环一周。

由于本发明采用了循环电路的结果，通过一个译码电路串行带入十二个不同的译码状态数据，实现了十二个并行的译码器依次工作的效果，并可有效地使电路规模降低大约百分之四十。

为更进一步地说明本发明，下面将根据实施例结合附图对本发明作更详细的说明，其中：

图1是现有技术的译码电路框图。

图2是本发明的串行结构译码电路工作框图。

图3是本发明译码状态队列示意图。

图4是本发明在运行过程中，译码电路工作流程示意图。

由图1、2所示，现有技术中十二个并行的译码电路的电路结构完全相同，各个译码电路是依次工作的，任何时刻只有其中一个译码电路在工作。本发明是将现有技术中数个与编码器对应的译码器简化为一个，使数个编码器共用一个译码电路。本发明的译码电路采用串形结构，包括一个高速译码器和一个译码状态表，其中的译码状态表是由12级串联的D触发器组构成，相当于一个12级的移位寄存器，来自编码器的各译码器的状态数据经移位寄存器被输入到高速译码器中。即来自编码器的各译码器的状态数据依次在移位寄存器中列队，队列中每一级占用一个112位宽的D触发器组，各级的输入端与前一级的输出端相连(如图3所示)，然后，将此列状态数据队列的头部的当前译码器的状态数据依次输入到共享的高速译码器内，由高速译码器计算所得的新的状态数据重新排在队尾以待下一周期使用。如此，由高速译码器和译码状态表(移位寄存器)构成一个环状结构。状态数据输入高速译码器进行译码计算，并将新的状态数据重新排队，构成了一个循环级，这样的循环级依次进行组成了循环队列。