[发明专利]集成电路的测试方法与装置

说明书

本发明与集成电路的测试有关，更具体地说与静态电流测试和圆片级测试相关。

当一个互补金属氧化物半导体(CMOS)电路处于静态时，理想地说，电路中没有从电源流出的电流。一个有缺陷的CMOS逻辑器件可以使得有电流从电源流出。理论上讲，通过测试静态漏(源)电流IDDQ来表征CMOS逻辑器件并找出有缺陷的器件是可能的。虽然一个有缺陷的CMOS器件可能在它的瞬态电流中会表现出异常情形，但是一般来说可以预计，由于有缺陷的个别逻辑门所引起的异常瞬态电流会被整个电路的瞬态电流所掩盖。当然，对每一个逻辑门都做一个电流监测器使得异常瞬态电流成为可测的并且测试速度提高是可能的。然而，这种方法要求太高，在应用中可能是行不通的。

有许多关于现有技术中各种静态电流测试方法的信息，包括：“CMOS超大规模集成电路的内置电流监测器”，A.Rubio等人著，1995年在法国巴黎举行的IEEE欧洲设计与测试年会上发表；“内置电流测试”，W.Maly和M.Patyra著，发表于IEEE固态电路期刊，第27卷，第3期，1992年3月号；“电流测试的均衡BIC传感器”，J.Rius和J.Figueras著，发表于《电子测试、理论和应用》期刊，1992年；以及“CMOS中IDDQ测试的内置电流传感器”，C.Hsue和C.Lin著，在1993年国际测试年会上发表，由新泽西州普林斯顿的AT&T贝尔实验室出版。

正如在现有技术中所见到的，静态电流测试在CMOS数字电路中是有效的，有较高的探测明显缺陷的覆盖水平，而只需较少数量的测试向量。片上内置的电流传感器相对于片外形式具有更多的优点，因为片上传感器能够以更高的鉴别力来探测有缺陷的静态电流水平，并且具有相对较快的测试速度。可靠的电路设计成为电流测试技术应用中的关键点。静态电流测试电路在测试超大规模(VLSI)CMOS集成电路中的应用已经被评估过。一大套传感器的开发可以获得。

一个静态CMOS单元的电流并不总是固定的。当输出时钟的转变发生时，一个IDD电流的尖峰就能够被观察到。这个尖峰是由于在输出电路节点处负载电容的充电和放电引起的，另外，流经电路部分中PMOS和NMOS晶体管的改变状态的叠加电流也能引起这种尖峰。当这种转变完成后，单元处于静态，而且实际上，IDD接近于零并且在转变发生之前一直保持在这个范围之内。静态电流对电路性能衰减和其它引起IDDQ高于正常IDDQ许多数量级的缺陷十分敏感。根据IDDQ电流的这种特性来探测缺陷。

基本上认为，器件的缺陷电流的测试是通过对器件Vdd衰减的观察而得到的。这是由于器件电源线的寄生电容的放电而引起的。参照图2，IDDQ电流的测量需要一个额外的Vdd压焊点或一个伪Vdd(PVdd)通过一个开关来提供动态电流，如图2中所示的开关20。两个外加数字信号，激励12和监测器14用来确定表征缺陷电流的延迟时间。注意图2中标注为监测器10的电路为芯片上每一个Vdd引脚所重复。

静态电流的测量和测试提供了CMOS器件许多方面的信息。可以期望得到流水线器件测试，特别是减少与测试相关的硬件以及减少测试所需时间的静态电流测试。同样，也可期望扩展静态测试，并因此减少保证故障覆盖率的测试次数。

概要：在下面的阐述中，将列出大量具体的细节，例如具体的时序、字或字节长度等，来提供一个对本发明的全面理解。然而，显然对于那些本领域的技术人员，没有这些具体细节，本发明仍可被理解。在另一种情况下，为了不至于因一些不必要的细节而影响了对本发明的理解，电路以框图的形式示出。通常，关于时序考虑的细节和类似的细节被省略，因为这些细节对整个发明的理解不是必要的，并且是在相关技术领域中普通人员的技能范围内。

术语“总线”用于指代多个信号或用于传输一个或更多各种象数据、地址、控制或状态等这些信息类型的导线。术语“确认”和“否认”分别用来指代将一个信号、状态码或类似的电路置于其逻辑真或逻辑假状态。如果逻辑真状态是逻辑电平1，那么逻辑假状态就是逻辑电平0。反之，如果逻辑真状态是逻辑电平0，那么逻辑假状态就是逻辑电平1。

出于一致性和连续性的目的，具有多种功能和(或)为明确起见而采用多个名称的压焊点或引脚，比如一个用于伪Vdd和输出的压焊点(PVdd/0UT0)，可以由任一个或所有可采用的名称表示。任何或所有使用名称的缺省并不意味着这个压焊点或引脚的任一功能或特性的消失。

应要理解的是，为了描述的简单明了，所阐述的部分没有必要按比例画出。例如，为了清楚，一些部分的尺寸相对于其它部分被放大。此外，在合适的地方，参照号被重复，用于指示相应的或类似的部分。