[发明专利]存储器单元的布局图

权利要求书

1、一种用来实现存储器单元电路的存储器单元的布局图，包括：

(A)由第1和第2反相器反向并联连接构成、从上述第1反相器的输出端输出存储内容I存储电路；

(B)由第3和第4反相器反向并联连接构成、从上述第3反相器的输出端输出存储内容II存储电路；

(C)载有一对互补的信号并使其存储在上述第1和第2存储电路中的任何一个的第1和第2写入位线；

(D)包含与上述第1反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第1II导电型晶体管；

(E)包含与上述第2反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第2II导电型晶体管；

(F)包含与上述第3反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第3II导电型晶体管；

(G)包含与上述第4反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第4II导电型晶体管；

(H)与上述第1和第2II导电型晶体管的上述栅极共同连接、对上述第1存储电路进行控制、决定其可否从上述第1和第2写入位线写入I写入字线；

(I)与上述第3和第4II导电型晶体管的上述栅极共同连接、对上述第2存储电路进行控制、决定其可否从上述第1和第2写入位线写入II写入字线；

(J)总是向其中其一方加有非活性信号I和第2读出字线；

(K)读出位线；

(L)根据加给上述第1和第2读出字线的信号的活性/非活性将上述第1和第2存储电路的存储内容送给上述读出位线的读出电路；

(M)给出第1电位I电位线；

(N)给出与上述第1电位线不同II电位II电位线；

上述第1反相器具有：

(A-1)包含有与上述第2反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第1I导电型晶体管；

(A-2)包含有与上述第2反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第5II导电型晶体管；

上述第2反相器具有：

(A-3)包含有与上述第1反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第2I导电型晶体管；

(A-4)包含有与上述第1反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第6II导电型晶体管；

上述第3反相器具有：

(B-1)包含有与上述第4反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第3I导电型晶体管；

(B-2)包含有与上述第4反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第7II导电型晶体管；

上述第4反相器具有：

(B-3)包含有与上述第3反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第4I导电型晶体管；

(B-4)包含有与上述第3反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第8II导电型晶体管；

上述读出电路包括：

(L-1)复合逻辑电路，它具有：

     (L-1-1)与上述第2存储电路连接的第1输入端；

     (L-1-2)与上述第2读出字线连接的第2输入端；

     (L-1-3)与上述第1存储电路连接的第3输入端；

     (L-1-4)与上述第1读出字线连接的第4输入端；和

     (L-1-5)输出端；

(L-2)第5I导电型晶体管，它包含有与上述第1电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；

(L-3)第9II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；

(L-4)第10II导电型晶体管，它包含有与上述第9II导电型晶体管的上述漏极连接的源极、与上述第1读出字线连接的栅极和与上述读出位线连接的漏极；

(L-5)第11II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述输出端连接的栅极和漏极；

(L-6)第12II导电型晶体管，它包含有与上述第11II导电型晶体管的上述漏极连接的源极、与上述第2读出字线连接的栅极和与上述读出位线连接的漏极；

上述复合电路进而还包括：

(L-1-6)第6I导电型晶体管，它包含有与上述复合逻辑电路的上述输出端连接的漏极、与上述复合逻辑电路的上述第4输入端连接的栅极和源极；

(L-1-7)第7I导电型晶体管，它包含有与上述复合逻辑电路的上述输出端连接的漏极、与上述复合逻辑电路的上述第3输入端连接的栅极和与上述第6I导电型晶体管的上述源极连接的源极；

(L-1-8)第8I导电型晶体管，它包含有与上述第6I导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第1输入端连接的栅极和与上述第1电位线连接的源极；

(L-1-9)第9I导电型晶体管，它包含有与上述第7I导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第2输入端连接的栅极和与上述第1电位线连接的源极；

(L-1-10)第13II导电型晶体管，它包含有与上述第2电位线连接的源极、与上述复合逻辑电路的上述第4输入端连接的栅极和漏极；

(L-1-11)第14II导电型晶体管，它包含有与上述第13II导电型晶体管的上述漏极连接的漏极、与上述复合逻辑电路的上述第3输入端连接的栅极和与上述复合逻辑电路的上述输出端连接的源极；

(L-1-12)第15II导电型晶体管，它包含有源极、与上述复合逻辑电路的上述第1输入端连接的栅极和与上述复合逻辑电路的上述输出端连接的漏极；

(L-1-13)第16II导电型晶体管，它包含有与上述第15II导电型晶体管的上述源极连接的漏极、与上述复合逻辑电路的上述第2输入端连接的栅极和与上述第2电位线连接的源极；

该存储器单元布局图的特征在于，

在第1行配置排列着II导电型晶体管的第1行的晶体管阵列，

在第2行配置排列着I导电型晶体管的第2行的晶体管阵列，

上述第1行和第2行晶体管阵列也按每一列对齐配置；

在上述第1行晶体管阵列中，在第1列上配置上述第3II导电型晶体管，在第2列上配置上述第7II导电型晶体管，在第3列上配置上述第8II导电型晶体管，在第4列上配置上述第4II导电型晶体管，在第5列上配置上述第2II导电型晶体管，在第6列上配置上述第6II导电型晶体管，在第7列上配置上述第16II导电型晶体管，在第8列上配置上述第15II导电型晶体管，在第9列上配置上述第14II导电型晶体管，在第10列上配置上述第13II导电型晶体管，在第11列上配置上述第9II导电型晶体管，在第12列上配置上述第10II导电型晶体管，在第13列上配置上述第12II导电型晶体管，在第14列上配置上述第11II导电型晶体管，在第15列上配置上述第5II导电型晶体管，在第16列上配置上述第1II导电型晶体管；

进而，上述第3II导电型晶体管的漏极区和上述第7II导电型晶体管的漏极区配置在同一区域内，上述第7II导电型晶体管的源极区和上述第8II导电型晶体管的源极区配置在同一区域内，上述第8II导电型晶体管的漏极区和上述第4II导电型晶体管的漏极区配置在同一区域内，上述第4II导电型晶体管的源极区和上述第7II导电型晶体管的源极区配置在同一区域内，上述第2II导电型晶体管的漏极区和上述第6II导电型晶体管的漏极区配置在同一区域内，上述第6II导电型晶体管的源极区和上述第16II导电型晶体管的源极区配置在同一区域内，上述第16II导电型晶体管的漏极区和上述第15II导电型晶体管的源极区配置在同一区域内，上述第15II导电型晶体管的漏极区和上述第14II导电型晶体管的源极区配置在同一区域内，上述第14II导电型晶体管的漏极区和上述第13II导电型晶体管的漏极区配置在同一区域内，上述第13II导电型晶体管的源极区和上述第9II导电型晶体管的源极区配置在同一区域内，上述第9II导电型晶体管的漏极区和上述第10II导电型晶体管的源极区配置在同一区域内，上述第10II导电型晶体管的漏极区和上述第12II导电型晶体管的漏极区配置在同一区域内，上述第12II导电型晶体管的源极区和上述第11II导电型晶体管的漏极区配置在同一区域内，上述第11II导电型晶体管的源极区和上述第5II导电型晶体管的源漏极区配置在同一区域内，上述第5II导电型晶体管的漏极区和上述第1II导电型晶体管的漏极区配置在同一区域内；

在上述第2行晶体管阵列中，在第2列上配置上述第3I导电型晶体管，在第3列上配置上述第4I导电型晶体管，在第6列上配置上述第2I导电型晶体管，在第8列上配置上述第8I导电型晶体管，在第9列上配置上述第7I导电型晶体管，在第10列上配置上述第6I导电型晶体管，在第11列上配置上述第9I导电型晶体管，在第14列上配置上述第5I导电型晶体管，在第15列上配置上述第1I导电型晶体管；

进而，上述第3I导电型晶体管的源极区和上述第4I导电型晶体管的源极区配置在同一区域内，上述第8I导电型晶体管的漏极区和上述第7I导电型晶体管的源极区配置在同一区域内，上述第7I导电型晶体管的漏极区和上述第6I导电型晶体管的漏极区配置在同一区域内，上述第6I导电型晶体管的漏极区和上述第9I导电型晶体管的漏极区配置在同一区域内，上述第5I导电型晶体管的源极区和上述第1I导电型晶体管的源极区配置在同一区域内；

上述第1和第2写入位线由第1层布线实现，上述第1和第2写入字线由敷设在上述第1层布线上方的第2层布线实现，上述读出字线由上述第2层布线实现，上述读出位线由上述第1层布线实现，上述第1和第2电位线由上述第1层布线实现。

2、一种用来实现存储器单元电路的存储器单元的布局图，包括：

(A)由第1和第2反相器反向并联连接构成、从上述第1反相器的输出端输出存储内容I存储电路；

(B)由第3和第4反相器反向并联连接构成、从上述第3反相器的输出端输出存储内容II存储电路；

(C)分别载有一对互补的信号并使其存储在上述第1和第2存储电路中的任何一个的第1和第2写入位线；

(D)包含与上述第1反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第1II导电型晶体管；

(E)包含与上述第2反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第2II导电型晶体管；    

(F)包含与上述第3反相器的上述输出端连接的漏极、与上述第2写入位线连接的源极和栅极的第3II导电型晶体管；

(G)包含与上述第4反相器的上述输出端连接的漏极、与上述第1写入位线连接的源极和栅极的第4II导电型晶体管；

(H)与上述第1和第2II导电型晶体管的上述栅极共同连接、对上述第1存储电路进行控制、决定其可否从上述第1和第2写入位线写入的第1写入字线；

(I)与上述第3和第4II导电型晶体管的上述栅极共同连接、对上述第2存储电路进行控制、决定其可否从上述第1和第2写入位线写入的第2写入字线；

(J)总是向其中其一方加有非活性信号I和第2读出字线；

(K)读出位线；

(L)根据加给上述第1和第2读出字线的信号的活性/非活性将上述第1和第2存储电路的存储内容送给上述读出位线的读出电路；

(M)给出第1电位I电位线；

(N)给出与上述第1电位线不同的第2电位的第2电位线；

上述第1反相器具有：

(A-1)包含有与上述第2反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第1I导电型晶体管；

(A-2)包含有与上述第2反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第1反相器的上述输出端连接的漏极的第5II导电型晶体管；

上述第2反相器具有：

(A-3)包含有与上述第1反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第2I导电型晶体管；

(A-4)包含有与上述第1反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第2反相器的上述输出端连接的漏极的第6II导电型晶体管；

上述第3反相器具有：

(B-1)包含有与上述第4反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第3I导电型晶体管；

(B-2)包含有与上述第4反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第3反相器的上述输出端连接的漏极的第7II导电型晶体管；

上述第4反相器具有：

(B-3)包含有与上述第3反相器的上述输出端连接的栅极、与上述第1电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第4I导电型晶体管；

(B-4)包含有与上述第3反相器的上述输出端连接的栅极、与上述第2电位线连接的源极和与上述第4反相器的上述输出端连接的漏极的第8II导电型晶体管；

上述读出电路包括：

(L-1)与上述第2存储电路连接的第1输入端；

(L-2)与上述第2读出字线连接的第2输入端；

(L-3)与上述第1存储电路连接的第3输入端；

(L-4)与上述第1读出字线连接的第4输入端；和

(L-5)包含有与上述读出位线连接的漏极、与上述读出电路的上述第2输入端连接的栅极和源极的第9II导电型晶体管；

(L-6)包含有与上述第9II导电型晶体管的源极连接的漏极、与上述读出电路的上述第1输入端连接的栅极和与上述第2电位线连接的源极的第10II导电型晶体管；

(L-7)包含有与上述第9II导电型晶体管的源极连接的漏极、与上述读出电路的上述第1输入端连接的栅极和与上述第1电位线连接的源极的第5I导电型晶体管；

(L-8)包含有与上述第9II导电型晶体管的源极连接的漏极、与上述读出电路的上述第1输入端连接的栅极、和与上述第1电位线连接的源极的第6I导电型晶体管；

(L-9)包含有与上述读出位线连接的漏极、与上述读出电路的上述第4输入端连接的栅极和源极的第10II导电型晶体管；

(L-10)包含有与上述第11II导电型晶体管的源极连接的漏极、与上述读出电路的上述第3输入端连接的栅极和与上述第2电位线连接的源极的第12II导电型晶体管；

(L-11)包含有与上述第11II导电型晶体管的源极连接的漏极、与上述读出电路的上述第3输入端连接的栅极和与上述第1电位线连接的源极的第7I导电型晶体管；

(L-12)包含有与上述第11II导电型晶体管的源极连接的漏极、与上述读出电路的上述第3输入端连接的栅极和与上述第1电位线连接的源极的第8II导电型晶体管；

该存储器单元布局图的特征在于：

在第1行配置排列着II导电型晶体管的第1行的晶体管阵列，

在第2行配置排列着I导电型晶体管的第2行的晶体管阵列，

上述第1行和第2行晶体管阵列也按每一列对齐配置；

在上述第1行晶体管阵列中，在第1列上配置上述第3II导电型晶体管，在第2列上配置上述第7II导电型晶体管，在第3列上配置上述第8II导电型晶体管，在第4列上配置上述第4II导电型晶体管，在第5列上配置上述第2II导电型晶体管，在第6列上配置上述第6II导电型晶体管，在第7列上配置上述第10II导电型晶体管，在第8列上配置上述第9II导电型晶体管，在第9列上配置上述第11II导电型晶体管，在第10列上配置上述第12II导电型晶体管，在第11列上配置上述第5II导电型晶体管，在第12列上配置上述第1II导电型晶体管；

进而，上述第3II导电型晶体管的漏极区和上述第7II导电型晶体管的漏极区配置在同一区域内，上述第7II导电型晶体管的源极区和上述第8II导电型晶体管的源极区配置在同一区域内，上述第8II导电型晶体管的漏极区和上述第4II导电型晶体管的漏极区配置在同一区域内，上述第4II导电型晶体管的源极区和上述第2II导电型晶体管的源极区配置在同一区域内，上述第2II导电型晶体管的漏极区和上述第6II导电型晶体管的漏极区配置在同一区域内，上述第6II导电型晶体管的源极区和上述第10II导电型晶体管的源极区配置在同一区域内，上述第10II导电型晶体管的漏极区和上述第9II导电型晶体管的源极区配置在同一区域内，上述第9II导电型晶体管的漏极区和上述第11II导电型晶体管的漏极区配置在同一区域内，上述第11II导电型晶体管的源极区和上述第12II导电型晶体管的漏极区配置在同一区域内，上述第12II导电型晶体管的源极区和上述第5II导电型晶体管的源极区配置在同一区域内，上述第5II导电型晶体管的漏极区和上述第1II导电型晶体管的漏极区配置在同一区域内；

在上述第2行晶体管阵列中，在第2列上配置上述第3I导电型晶体管，在第3列上配置上述第4I导电型晶体管，在第6列上配置上述第2I导电型晶体管，在第7列上配置上述第5I导电型晶体管，在第8列上配置上述第6I导电型晶体管，在第9列上配置上述第7I导电型晶体管，在第10列上配置上述第8I导电型晶体管，在第11列上配置上述第1I导电型晶体管；

进而，上述第3I导电型晶体管的源极区和上述第4I导电型晶体管的源极区配置在同一区域内，上述第2I导电型晶体管的源极区和上述第5I导电型晶体管的源极区配置在同一区域内，上述第5I导电型晶体管的漏极区和上述第6I导电型晶体管的漏极区配置在同一区域内，上述第6I导电型晶体管的源极区和上述第7I导电型晶体管的源极区配置在同一区域内，上述第7I导电型晶体管的漏极区和上述第8I导电型晶体管的漏极区配置在同一区域内，上述第8I导电型晶体管的源极区和上述第1I导电型晶体管的源极区配置在同一区域内；

上述第1和第2写入位线由上述第1层布线实现，上述第1和第2写入字线由敷设在上述第1层布线上方II层布线实现，上述读出字线由上述第2层布线实现，上述读出位线由上述第1层布线实现，上述第1和第2电位线由上述第1层布线实现。