[发明专利]电路及测试方法

说明书

本发明一般涉及集成电路，尤其涉及具有内部测试电路的电路及测试方法。

集成电路制造过程中的测试构成这种电路成本中的很大部分。测试确保只有无缺陷的电路被发货。对每一个电路进行测试(例行测试)，或对选择的电路进行测试(抽样测试)。例如，在典型的例行测试中，对电路的输入单元下进行测试。当电路的所有输入单元读入标准电平的输入信号并提供正确的中间信号时，该测试结果为正(通过)。当至少有一个输入单元未提供正确的中间信号时，该测试的结果为负(失败)。通常并不要求确定哪一个输入单元失效。

除了其它许多东西外，几类集成电路(例如CMOS，TTL，ECL)的特征还在于其输入及输出信号的标准电平。经常要求不同种类间信号电平的兼容性并要进行例行测试。第一类的器件(例如CMOS器件)能接受来自第二类(例如TTL器件)器件的信号，或者反之。例如，CMOS器件能正确地读取来自于TTL器件的输入信号。

已知业界有许多测试方法，例如边界扫描方法，内部自测试及其它方法。取决于所要求的测试的复杂性，测试的成本与额外的硅材料、测试时间、测试设备及其它因素有关。本发明试图提供能减少或避免上述缺点及其它缺点的测试方案及测试方法。

图1是定义信号电平的简化信号电平图；

图2是根据本发明的电路的简化方框图；

图3是根据本发明的测试方法的简化流程图；

图4-6是本发明的优选实施方式中图2电路的简化电路图，其中

图4表示一个控制电路；

图5表示第一逻辑；及

图6表示第二逻辑。

图1是用于定义信号电平的简化信号电平图。线75上纵向表示电压V。线75右方的面积表示电平。允许的电平是表示逻辑状态(例如“1”和“0”)的第一电平71和第二电平72(剖面线)。在禁止的第三电平73，其所代表的逻辑状态不确定。例如，电路应正确的把第一电平71的信号认作逻辑“1”，把第二电平72的信号认作逻辑’“0”。第一阈值81属于第一电平71，第二阈值82属于第二电平72。阈值81和83位于禁止的第三电平73的边界。假定电压V沿着箭头方向增加，则第一阈值81是第一电平71的最小电压，第二阈值82是第二电平72的最大电压。例如(但不仅限于此)，根据本发明的测试方法可以验证，CMOS电路正确地读2.0v(阈值81，“1”)及0.8v(阈值82，“0”)的TTL电平的输入信号。

图2是根据本发明的电路100的简化方框图。图中及其描述中，用下标i(i＝1-N)表示N个元素及信号。图2中，标号70、90、130、131、132、111、121及151具有下标i，表示有N个之多。具有N个信号的总线115、125、155及具有4位的总线146用比单一位线116及126粗的线表示。

电路100由N个输入单元130_i(下文中单元130_i)、测试电路160(虚线框)及核心电路150组成。测试电路160与核心电路150是独立的；对于本发明，核心电路150并不重要。因此，本发明并不仅限于具有特定功能的电路。电路100可以是任何集成电路，例如信号处理电路、逻辑部件、微处理器或任何其它的具有多个输入的电路。