[发明专利]具有定时电路的静态半导体存储器

权利要求书

1.一种静态半导体存储器件，其特征在于包括：

与多个字线相连接的字解码器，用来将地址信号解码以选择多条字线中的一条；

与所述被选字线相连的电阻负载型存储单元(10)，其中所述电阻负载型存储单元包括两对负载电阻(R)和MOS晶体管(QD1或QD2)，所述两对连接形成触发器；

与所述字解码器连接的字线电压提升电路(12)，用来响应提升控制信号而将所述被选字线电压提升到比电源电压高的电压；

定时器电路，该电路包括：与所述两对器件中一对的负载晶体管一样的晶体管，以及与所述两对器件中所述MOS晶体管一样的MOS晶体管，用来响应启动控制信号而产生预定时间周期的提升控制信号，以触发所述字线电压提升电路。

2.根据权利要求1的静态半导体存储器件，其特征在于所述存储器件包括：

多个所述的存储单元(10)；

为某些所述若干电阻负载型存储单元设置多个定时器电路(11a，...，11n)，其中所述若干所述定时器中的每一个响应启动控制信号而产生各自的预定时间周期的提升控制信号；

逻辑产生电路(18)，用来根据来自每一个所述若干电阻负载型存储单元的提升控制信号而产生完全提升控制信号。

3.根据权利要求1的静态半导体存储器件，其特征在于：

所述定时器电路包括：比较电路部分(Q1，Q2，Q5)，用来比较与所述负载电阻一样的所述电阻(R1)的一端的电压和参考电阻(R2)一端的电压，

与所述负载电阻一样的所述电阻的另外一端与第一电压相连，而所述参考电阻的另外一端连接到比所述第一电压低的第二电压，以及

所述参考电阻的阻值比与所述负载电阻一样的所述电阻的阻值要小。

4.根据权利要求3的静态半导体存储器件，其特征在于：

所述比较电路部分包括：一对N沟道晶体管(Q1，Q2)和与作为恒流源的N沟道晶体管对相连的另一个N沟道晶体管(Q5)，以及

N沟道晶体管中的一个是与所述MOS晶体管的中的一个一样的所述MOS晶体管，并且所述一个N沟道晶体管的栅极连接到与所述负载电阻一样的所述电阻。

5.根据权利要求4的静态半导体存储器件，其特征在于所述定时器电路包括：

所述比较电路部分；

输出电路部分(Q6，Q7，17)，用来根据所述比较电路部分的比较结果输出提升控制信号；

输出控制电路部分(Q3，Q4)，用来响应启动控制信号而控制所述比较电路部分和所述输出电路部分之间的连接。

6.根据权利要求5的静态半导体存储器件，其特征在于所述输出电路部分包括电流反射电路。

7.根据权利要求5的静态半导体存储器件，其特征在于：所述存储器件包括若干组所述比较电路部分和所述输出控制电路部分，为所述若干电阻负载存储单元中的某些存储单元设置所述组。

8.根据权利要求1的静态半导体存储器件，其特征在于所述定时电路包括：

第一N沟道晶体管(Q5)，其源极与地连接，作为启动控制信号的片选信号被送到所述第一N沟道晶体管的源极；

第一P沟道晶体管(Q6)，第二N沟道晶体管(Q3)以及与所述MOS晶体管中的一个一样的第三N沟道晶体管(Q1)，它们被串联连接在电源电压与所述第一N沟道晶体管的漏极之间；

第二P沟道晶体管(Q7)，第四N沟道晶体管(Q4)和第五N沟道晶体管(Q2)，它们被串联地连接在电源电压与所述第一N沟道晶体管的漏极之间；

其中所述第一和第二P沟道晶体管的栅极被共同连接在所述第二P沟道晶体管和所述第四N沟道晶体管之间的结点上，并且所述第二和第四N沟道晶体管栅极被连接到片选信号上；

反相器，该反相器被连接在所述第一P沟道晶体管和所述第二N沟道晶体管之间的结点上，输出提升控制信号；

与所述负载电阻一模一样的定时器电阻(R1)，被连接在所述第三N沟道晶体管的栅极和电源电压之间；

参考电压产生电路(R2，R3，R4)，该电路被连接到所述第五N沟道晶体管的栅极上。