[发明专利]具有定时电路的静态半导体存储器

说明书

本发明一般来说涉及半导体器件技术，更具体地说是在静态半导体存储器件中，在预定的时间内将字线电压升高的技术。

近来，对于便携式器件，例如象便携式电话的需求迅速增长，并且因此静态半导体存储器件(以下称为“SRAM”)被广泛地用于这种便携式器件用来存储数据。这是由于便携式器件一般都是由内部的电池来供电的，并且SRAM具有这样的优点，即在便携式器件非工作状态下，数据存储所需的功耗低。因此，SRAM适于长时间地工作。这样，为了使电池供电的便携式器件工作的时间更长，特别要求SRAM能够工作在更低的激励电压下以及具有更小的电流消耗。

要实现在待机方式下减小SRAM的电流消耗所要求的低功耗SRAM，需要所熟知的由P沟道晶体管和N沟道晶体管所组成的全CMOS型SRAM，以及TFT(薄膜晶体管)型SRAM。然而，在全CMOS型SRAM中，由于同时使用了P沟道晶体管和N沟道晶体管，芯片尺寸增加。同样，在TFT型SRAM中，使用高阻负载型存储单元的SRAM，进一步增加了多晶硅层制造步骤。因此，全CMOS型SRAM和TFT型SRAM所需的制造成本更高。

在存储容量大约为1兆位的SRAM器件中，一般使用高阻负载型单元。另外，增加高阻多晶硅层的阻值，使得尽可能地降低流经高阻负载单元的数据保持电流。

同时，对于降低激励电压的要求，SRAM器件的读/写操作要实现低电压。另外，为了用比正常激励电压(例如，列在说明书上的2伏)更低的电压保持写入数据，在待机状态下使用数据保持方式。这样，被写入数据能够得到保证。这样，在非工作状态下的SRAM器件的功耗能够被降低。

上述传统SRAM器件的电路结构，例如在日本公开专利申请(JP-A-Showa63-28992)和日本公开专利申请(JP-A-Heisei3-156795)中有所描述。下面将参考由图1A所示的电路方框图和由图1B所示的存储部分的电路结构，说明SRAM器件的电路结构。

图1A显示一种使用高阻负载存储单元10的SRAM器件的电路结构，其中(m×n)高阻负载型存储单元10由“m”个多晶硅所做的字线WL1，WL2，...和“n”位数字线对DG1和CDG1，DG2和CDG2，...来激励。字解码器13输入地址信号A0到An以及控制信号21，以便选择字线WL1，WL2...中的一个。同时，控制信号21被缓冲逻辑电路19放大，被放大的的控制信号21被送给伪字线DWL1。来自这个伪字线DWL1的信号经过字线电压激励电路12被送到字解码器13。

每一个高阻负载型存储单元均与对应的字线WL1，WL2，...中的一个相连接。同样，每一个高阻负载型的存储单元10均与对应的位线对DG1，CDG1；DG2，CDG2；...相连接。如图1B所示，每一个这种高阻负载型存储单元10均包括激励MOS晶体管QD1，QD2存储单元，和存储单元的转换晶体管QT1，QT2以及负载电阻R。

图2，3A，3B，4A和4B显示了用于说明高阻负载型存储单元10工作的波形图。图2显示当存储单元10的工作状态由实际使用状态变为数据保持状态，并由数据保持状态变为实际使用状态时，高阻负载型存储单元10的工作波形图。图3A和3B显示了在T秒内(即在说明书(catalog)中所述和如图2所示的时间内)，存储单元10的工作状态由数据保持状态变为实际使用状态后，当进行数据读操作时，高阻负载型存储单元10的内部工作波形图。图4A和图4B显示了当照射了α射线后，高阻负载型存储单元10中数据保持节点“a”和“b”的工作波形图。

现在参考图2，将说明当存储单元10在实际使用状态和数据保持状态之间变化时，高阻负载型存储单元10的数据保持节点“a”和“b”的工作。由于在数据保持状态字线的电位是地电位，所以当存储单元的电压在实际使用状态的电压VCC和数据保持状态的电压VDR之间变化时，高电位侧输出节点“a”的电位将按照时间常数变化，它是根据高阻元件R和节点“a”的负载电容来确定的。

现在假设存储单元10从数据保持状态变化到实际使用状态。同时，假设根据地址信号A0到An所选择的字线WL1的电位在经过说明书(catalog)中所描述的时间T之后变为升高的字线电压，然后进行读操作。现在将参考图3A更加详细地说明在这样情况下，当字线电位不再被升高的工作情况。并且将参考图3B更加详细地说明当字线电位继续升高时的工作情况。