[发明专利]在低电源电压下高速动作的静态型半导体存储装置

说明书

本发明涉及半导体存储装置，特别涉及即使在低电源电压下也可以高速并且稳定地动作的静态型半导体存储装置。更具体地说，涉及此静态型半导体存储装置的位线负载电路以及数据读出电路的构成。

图1是概略展示以往的半导体存储装置的主要部分的构成图。在图1中，该半导体存储装置包含：以多行多列配置的多个静态随机存取存储器单元(SRAM单元)SMC；多条字线WL，对应于存储器单元的各行配置，并与各自对应的行的SRAM单元SMC连接；多对位线BL、/BL，对应于SRAM单元SMC的各列配置，并与各自对应列的SRAM单元SMC连接。在图1中，展示了有代表性的2行2列的SRAM单元SMC。与各行对应地分别配设字线WL0以及WL1，与各列对应地配设位线对BL0、/BL1以及BL1、/BL2。

该半导体存储装置还包含：列选择门CG0、CG1…，其被设置成与位线对BLP0、BLP1、…对应，响应列选择信号Y0、Y1…，将对应的位线对连接到内部数据总线IOB；位线负载电路LK，其被设置成分别与位线BL0、/BL0，BL1、/BL1…分别对应，在等待(stand-by)周期时，保持各位线电位为电源电压Vcc电平，并且在数据读出时，限制对应的位线的振幅。列选择门CG0、CG1…的各门包含n沟道MOS晶体管T，其被连接在对应的位线对的各位线和内部数据总线之间，并且接收与该门对应的列选择信号。位线负载电路LK包含n沟道MOS晶体管Q，对应各位线设置，其栅以及漏极连接在电源节点上，并且源极和其对应的位线连接。内部数据总线IOB，与和外部进行数据接收发送的数据输入输出电路WRC结合。以下，参照图2所示的信号波形图说明图1所示的半导体存储装置的动作。

在时刻t0中，例如TTL电平的外部地址信号extAd变化，从未图示的地址输入缓冲器输出的内部地址信号intAd在时刻t1变化。半导体存储装置的内部信号的电平是MOS电平。根据该内部地址信号intAd，未图示的行译码电路进行译码动作，对于被地址指定的行的字线WL在时刻t2中被驱动到选择状态。与该选择字线电位上升的同时，非选择字线的电位降低，从选择状态移至非选择状态。在该字线选择动作的同时，根据内部地址信号intAd进行列选择动作，对于与已地址指定的列对应的位线对设置的列选择门响应列选择信号Y(Y0、Y1…)导通，被地址指定的位线对连接在内部数据总线IOB上。当字线WL向选择状态驱动时，在对应的位线对BLP(BLP0、BLP1…)上读出SRAM单元的存储数据，位线对上的电位变化经过导通状态的列选择门传递到内部数据总线IOB上，在时刻t3中，内部数据总线IOB的电位变化。

如果内部数据总线IOB的电位稳定，则包含在数据输入输出电路WRC中的读出放大器动作，放大内部数据总线IOB上的信号，接着，经过包含在数据输入输出电路WC中的输出缓冲器电路在时刻t5输出读出数据DOUT(DQ)。

该半导体存储装置，根据被赋予的地址信号静态地动作，通过读出存储在SRAM单元中的数据，就可以实现高速的数据读出(因为在存储器元件选择动作期间，不需要特意设置用于预充电信号线的等待周期)。

图3是展示图1所示的SRAM单元SMC的构成的一例的图。在图3中，SRAM单元SMC包含：驱动晶体管DTa以及DTb，用于在存储节点SNa以及SNb中存储数据而交叉结合；高电阻的负载元件Za以及Zb，用于将存储节点SNa以及SNb加载至电源电压Vcc电平；存取晶体管ATa以及ATb，用于响应字线WL上的信号电位，将存储节点SNa以及SNb分别连接到位线BL以及/BL。驱动晶体管DTa，其栅被连接在存储节点SNb，漏极被连接在存储节点SNa，其源被结合在接地节点上。驱动晶体管DTb，其栅被连接在存储节点SNa，漏极被连接在存储节点SNb上，源被结合在接地节点上。存取晶体管ATa以及ATb，例如由n沟道MOS晶体管构成，字线WL的电位为高电平(逻辑高电平)时导通。各个高电阻负载元件Za以及Zb例如由高电阻的多晶硅构成。以下，参照图4所示的信号波形图说明图3所示的SRAM单元的数据读出/写入动作。