[发明专利]存储单元及备有该存储单元的非易失性半导体存储器

权利要求书

1．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：

备有：

沿多个行和多个列配置的多个存储单元；

分别对应于上述多个行设置的多条字线；

分别对应于上述多个列设置的多条位线；以及

供给第一电位的源线，

上述多个存储单元各包括：

存储单元晶体管；以及

MOS晶体管，

上述各存储单元晶体管包括：

由对应的上述字线控制电位的控制栅；

由上述控制栅电位进行控制、互相呈导通/非导通状态的源及漏；以及

浮栅，

上述各MOS晶体管通过对应的上述存储单元晶体管，有选择地对流过上述位线和上述第一电位之间的电流的导通路径进行通断，

属于同一行的上述多个MOS晶体管共同具有栅层，还分别对应于上述同一行备有多条金属布线，

上述多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在对应的上述栅层的上方，

上述各金属布线通过各自对应的上述连接孔与对应的上述栅层连接，

还备有响应外部地址信号、将电位有选择地供给上述各金属布线的开关选择装置。

2．根据权利要求1所述的非易失性半导体存储器，其特征在于还备有：

响应外部地址信号、选择上述字线的行选择装置；

响应外部地址信号、选择上述位线的列选择装置；以及

将电子注入上述存储单元晶体管的上述浮栅、或将电子拉出的写入擦除装置。

3．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：

备有：

沿多个行和多个列配置的多个存储单元；

分别对应于上述多个行设置的多条字线；

分别对应于上述多个列设置的多条位线；以及

供给第一电位的源线，

上述多个存储单元各被分割成包括沿多个行和多个列配置的多个存储单元的多个区段，

上述多条位线包括：

在上述多个区段中与上述多个存储单元的列对应设置的多条主位线；

以及分别与上述多个区段对应设置的多条副位线组，

上述各副位线组有与对应的区段内的多个列对应的多条副位线，

上述多个存储单元各包括：

存储单元晶体管；以及

开关装置，

上述各存储单元晶体管包括：

由对应的上述字线的电位控制的控制栅；

由上述控制栅电位进行控制、互相呈导通/非导通状态的源及漏；以及

浮栅，

上述各开关装置有选择地对通过对应的上述存储单元晶体管流过上述位线和上述第一电位之间的电流的导通路径进行通断，

还包括：

响应外部地址信号，选择上述字线的行选择装置；

响应外部地址信号，选择上述位线的列选择装置；

响应外部地址信号，控制上述多个开关装置的开关选择装置；

将电子注入上述存储单元晶体管的上述浮栅、或将电子拉出的写入擦除装置；以及

有选择地将上述多个副位线组与上述多条主位线连接的连接装置。

4．根据权利要求3所述的非易失性半导体存储器，其特征在于：

还备有读出所选择的上述存储单元晶体管的数据的读出装置，

上述行选择装置在从上述存储单元晶体管读出数据的工作中，将第二电压供给对应的上述字线，在备用(standby)时将第三电压供给上述多条字线，

上述第二电压和上述第三电压相同。

5．根据权利要求3所述的非易失性半导体存储器，其特征在于：

上述各开关装置是MOS晶体管，

属于同一行的上述多个MOS晶体管共同具有栅层，

还分别对应于上述同一行备有多条金属布线，

上述多条金属布线的各条将具有多个连接孔的绝缘膜夹在中间而布置在对应的上述栅层的上方，

上述各金属布线通过各自对应的上述连接孔与对应的上述栅层连接，

上述开关选择装置响应外部地址信号、将电位有选择地供给上述各金属布线。