[发明专利]存储单元及备有该存储单元的非易失性半导体存储器

说明书

本发明涉及存储单元及备有该存储单元的非易失性半导体存储器，特别是涉及用低压电源进行写入及擦除的存储单元及备有该存储单元的非易失性半导体存储器。

近年来，作为非易失性半导体存储器之一种的快速存储器(flashmemory)，由于其制造成本比动态随机存取存储器(DRAM)便宜，所以期待着将其作为下一代的存储器件。

图43是表示现有的NOR型快速存储器的存储单元阵列1000的结构的电路图。将存储单元阵列1000排列成多条字线WL及多条位线BL。在图43中，代表性地示出了字线WL1、WL2、WL3、…及位线BL1、BL2、BL3、…。将存储单元MC设在字线WL和位线BL的各交点处。存储单元MC由浮置型MOS晶体管构成。

现在说明构成存储单元的存储单元晶体管的结构。

图44是说明非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。如图44所示，存储单元晶体管具有：在p型半导体衬底1的主表面上形成的n型源区2及n型漏区3；在被夹在该源区2及漏区3之间的沟道区的上方、将隧道氧化膜4夹在中间形成的浮栅电极5；以及在该浮栅电极5的上方将绝缘膜6夹在中间形成的控制栅电极7。将在浮栅电极5及控制栅电极7的侧壁上形成的侧壁绝缘膜9作为掩模，通过离子注入形成各存储单元晶体管的源区2及漏区3。

参照图43～图44，在各存储单元中源线SL连接在源区2上。位线BL连接在漏区3上。字线WL连接在控制栅电极7上。

源漏之间的导电度(电导)随着加在控制栅电极7上的电位的变化而变化。将通过增加控制栅电极7的电位而使电流开始在源漏之间流动的控制栅电极7的电位称为阈值。该阈值随着电子在浮栅电极5上的蓄积而增加。

存储单元晶体管通过改变浮栅电极5的带电状态来存储信息。另外，浮栅电极5由于利用绝缘膜与外部非导电性地隔断，所以能非易失性地存储信息。

其次，简单地说明NOR型快速存储器的读出工作、写入工作及擦除工作。

在写入工作中，通过沟道热电子注入，将电子注入浮栅电极。因此，存储单元晶体管的阈值Vth从阈值低的一侧向阈值高的一侧变化。

在擦除工作中，利用源或漏的栅电极边缘处的FN(福勒-诺德海姆)隧道现象，将电子从浮栅电极拉出。因此，阈值Vth从阈值高的一侧向阈值低的一侧变化。

在读出工作中，将1V左右的电压加在所选择的位线BL上，将外部电源电压Vcc供给所选择的字线WL，根据电流是否流过所选择的字线WL和所选择的位线BL的交点处的存储单元晶体管的源漏之间，读出信息。

图45～图46是NOR型快速存储器的阈值电压分布图。如图45所示，在NOR型快速存储器的情况下，将阈值Vth比外部电源电压Vcc(5V)高的状态称为写入状态，将阈值Vth比外部电源电压Vcc(5V)低的状态称为擦除状态。

在NOR型快速存储器中，进行1位1位地写入，且进行全部位一并同时擦除。因此，擦除状态的阈值分布比写入状态的阈值分布宽。

因此，如图46所示，如果使用现行的3.3伏的外部电源电压Vcc，则发生阈值电压Vth在1.5伏以下的所谓过擦除单元。

图47是说明快速存储器中的过擦除单元的问题用的电路图。如图47所示，在读出与位线BL连接的存储单元MC1的数据的情况下，与同一位线BL连接的存储单元MC2、MC3、MC4、…成为过擦除单元。为了读出存储单元MC1的数据，将1V左右的电压加在位线BL上。另外将外部电源电压Vcc加在与存储单元MC1连接的字线WL1上。

这时，分别与存储单元MC2、MC3、MC4、…连接的字线WL2、WL3、WL4、…的电位即使是0V也无关，漏泄电流io通过各过擦除单元流过位线BL。其结果，由于呈选择状态的存储单元MC1呈写入状态，所以电流即使不流过本来的存储单元MC1也无关，而是从外部来判断擦除状态。因此，这样的过擦除单元的存在成为快速存储器工作上的致命缺陷。

其次，说明将位线分成各个区段的DINOR型快速存储器。

在“非易失性半导体存储器(特愿平8-116297号)”中公开了DINOR型快速存储器的内容。以下说明其内容。

图48是表示现有的DINOR型快速存储器的存储单元阵列2000的结构的电路图。如图48所示，存储单元阵列2000包括两个存储单元阵列块BLK0及BLK1。在图48中代表性地示出了1个存储单元阵列块BLK0或BLK1各自的4个存储单元晶体管MC。