[发明专利]数据处理装置

权利要求书

1、一种数据处理装置，在该数据处理装置中具备：m(m≥2)个运算部分(11、13、51、141)；m个存储部分(12、14、132、142)；结合上述m个运算部分和上述m个存储部分的配线(20～30、41～45、70～73、75、120～123)，上述m个运算部分，分别具备m个CPU(1、61)，上述m个存储部分，分别具备m个半导体存储器(4、64、134)，上述m个半导体存储器，可以分别存储将包含规定上述m个CPU的动作的程序的，N(N≥2)位的数据信号列经过位片处理，从而使得每个数据信号各为L1、L2、…、Lm(L1、L2、…、Lm≥1；L1+L2+…+Lm=N)位后的数据信号，上述m个CPU，顺序读出存储在上述全部m个半导体存储器中的N位的数据信号，根据N位的数据信号顺序执行处理，上述m个运算部分和上述m个存储部分，其每一对，被形成在单独的单一半导体芯片(9)中。

2、如权利要求1所述的数据处理装置，其中，上述各m个CPU，读取在上述全部m个半导体存储器中存储的上述N位的数据信号，根据该N位的数据信号顺序执行处理，其结果，上述m个CPU，执行相互相同的处理。

3、如权利要求2所述的数据处理装置，其中，上述m个运算部分，还具备分别结合在上述m个CPU上的m个第1接口(3、113)；上述m个存储部分，还具有分别结合在上述m个半导体存储器上的m个第2接口(5、135、115)；上述配线，通过中继上述m个第1以及第2接口，使上述m个CPU分别与上述全部m个半导体存储器结合；上述m个第2接口，从上述m个半导体存储器中分别读出上述L1、L2、…、Lm位的数据信号；上述各m个第1接口，接收上述m个第2接口读出的上述L1、L2、…、Lm位的数据信号的全部，在再次构成上述N位的数据信号之后，输入到属于上述m个CPU中的同一运算部分的CPU；而且，上述第1以及第2接口，对应从外部输入的选择信号，可以变更设定上述位的大小L1、L2、…、Lm。

4、如权利要求3所述的数据处理装置，其中，上述各个m个半导体存储器可以自由读写；上述m个第1接口，对由上述m个CPU输出的m个N位的数据信号，分别与位片对应地分离出每一个可以改变设定的上述L1、L2、…、L3位，再分别向上述m个第2接口发送；上述m个第2接口，还分别向上述m个半导体存储器写入接收到的上述L1、L2、…、Lm位的数据信号；而且，从上述m个第1接口，通过上述m个第2接口，至上述m个半导体存储器的上述L1、L2、…、Lm位的数据信号的发送，分别在同一半导体芯片中进行。

5、如权利要求1所述的数据处理装置，其中，上述各m个半导体存储器可以自由读写；上述m个CPU，在将N位的数据信号写入到上述m个半导体存储器时，是将每个上述数据信号在经过位片处理为L1、L2、…、Lm位的数据信号后分别写入的；而且，从上述m个CPU至上述m个半导体存储器的上述L1、L2、…、Lm位的数据信号的发送，是分别在同一单独半导体芯片中进行。

6、如权利要求5所述的数据处理装置，其中，上述m个存储器部分，是动态RAM。

7、如权利要求6所述的数据处理装置，其中，上述m个存储部分，还具备分别与上述m个动态RAM结合的m个超高速缓冲存储器(6、66、116、136)；向上述m个动态RAM的读写，分别通过分别结合在动态RAM上的上述m个超高速缓冲存储器进行。

8、如权利要求1所述的数据处理装置，其中，上述各m个CPU，在上述m个半导体存储器中，只读出存储在一同形成在上述单一半导体芯片中的一个中的Li(这里，i是1、2、…、m中的一个)位的数据信号，至少是在上述全部m个CPU中，根据上述N位的数据信号顺序执行处理。

9、如权利要求8所述的数据处理装置，其中，上述各m个CPU，具备译码部分(93)和执行部分(90)；上述译码部分，在每次译码上述Li位的数据信号时，通过在向其它全部的CPU提供得到的译码信息的同时，接收其它全部的CPU得到的译码信息，完成上述N位的数据信号的译码；上述执行部分，通过输入在上述译码部分中形成的上述N位的数据信号的译码结果，执行基于上述N位的数据信号的处理。