[发明专利]数据处理装置

说明书

本发明涉及数据处理装置，尤其涉及用于既实现提高处理速度又确保所需要的半导体存储器的存储容量所进行的改进。

图13是展示作为本发明的背景的以往的数据处理装置的构成的方框图。在这以往装置151中，内置微机(以下简称CPU)的运算部分161，通过总线163与存储部分162连接。在存储部分162中备有例如DRAM(动态随机存取存储器)。各装置161、162分别在独立的半导体芯片(半导体基板)上构成。

在该装置151中，运算部分161，以N位为单位，从存储部分162读出数据信号，以及向存储部分162写入数据信号。具有通过在总线163上连接多个存储部分162，从而可以自由地扩大运算部分161存取的存储器空间的优点。

但是，在装置151中，由于是通过配设在各半导体芯片外的配线163进行数据信号的读出与写入，所以在数据信号的传输中存在着产生不能忽视的延迟的问题。另外，因为可以在1个半导体芯片上配备的引线(端子)的个数有限，所以能并列地写入以及读出的位数N受到限制。

由于加上数据信号的延迟，以及对并列位数N的制约，因而存在着不能提高运算部分161在单位时间可以读出以及写入的数据信号的量，即不能提高数据信号的传输速度的问题。数据信号的传输速度的延迟表现为装置151的处理速度的延迟。

图14是展示以解决此问题为目的而提出的另一以往装置的方框图。在该装置152中，运算部分166和存储部分167的双方被制成在一个半导体芯片上，即所谓的单芯片中。因而，运算部分166和存储部分167之间的N位单位的数据信号的传输在单一半导体芯片中进行。

因此，可以将伴随数据信号的传输的延迟抑制在低水平。另外，因为不需要在单一半导体芯片上设置N条引线，所以并列传送的信号的个数N不受引线条数的制约条件的限制。这样也可以使运算部分166读出以及写入的数据信号的传输速度提高。

但是，在装置152中，由于在单一半导体芯片中制造出运算部分166和存储部分167，所以存在限制存储部分167的存储容量的大小的另一问题。通常，微机所需要的半导体存储器的存储容量，远远超过可以制作在单一半导体存储芯片中的半导体存储器的容量。

例如，在现有的DRAM制造技术中，可以制造在单一半导体芯片中的DRAM的存储容量是16兆(=2兆字节)。与此相对，目前一般性能的CPU所需要的半导体存储器的存储容量是8～16兆字节左右。众所周知，小型计算机用户通过增设DRAM就可以确保所需要的存储容量。

由经验可知，在半导体技术的发展过程中，在CPU性能和该CPU所需要的半导体存储器的存储容量之间，存在比例关系，名为「安德鲁定律」。因而，在将具备CPU的运算部分166和具备DRAM的存储部分167制作在单一半导体存储芯片中的装置152的形态中，即使今后半导体技术发展了，存储容量不足作为未解决的问题也始终存在。

本发明就是为了解决在以往装置中的上述问题而提出的，其目的在于：提供同时实现提高处理速度和确保所需要的半导体存储器的存储容量的数据处理装置。

第1发明的装置，在数据处理装置中，具备：m(m≥2)个运算部分、m个存储部分、连接上述m个运算部分以及存储部分的配线；上述m个运算部分，分别具备m个CPU，上述m个存储部分分别具备m个半导体存储器。

上述m个半导体存储器，可以分别分担存储将包含规定上述m个CPU的动作的程序的，N(N≥2)位的数据信号列进行位片(bitslice)处理为L1、L2、…、Lm(在此，L1、L2、…、Lm≥1，而且，L1、L2、…、Lm=N)位后的数据信号，上述m个CPU顺序读出在上述全部m个半导体存储器中存储的N位的数据信号，顺序执行基于N位的数据信号的处理，上述m个运算部分和上述m个存储部分，其每一对被形成在单独的半导体芯片中。

根据本发明的第2装置，在第1发明的数据处理装置中，上述各m个CPU，读出在上述全部m个半导体存储器中存储的上述N位的数据信号，顺序执行基于上述N位的数据信号的处理，其结果，上述m个CPU执行相互同样的处理。

根据本发明的第3装置，在第2发明的数据处理装置中，上述m个运算部分，还具有分别与上述m个CPU连接的m个第1接口，上述m个存储部分，还具有分别与上述m个半导体存储器连接的m个第2接口，上述配线通过中继上述m个第1以及第2接口，使上述m个CPU的每一个都与上述全部m个半导体存储器结合。