[发明专利]半导体存储器

说明书

本发明一般与半导体存储器有关，更具体地说，本发明与静态随机存储器(SRAM)相关。

本发明是日本专利申请系列号210729/1997的对应申请，1997年8月5日申请，主体内容在此作为参考。

相关技术的描述：

SRAM归类为挥发性存储器，因为它要依赖持续电源的采用来保持所存储的数据。如果电源中断，除非有后备电源存储系统，否则存储内容就会被破坏掉。SRAM输出宽度范围从1到32位。标准输入和输出包括与CMOS，TTL和ECL接口的接口电路。电源提供范围包括标准5V和新的3.3V标准电源设备。SRAM是一个静态的挥发性存储单元，以及集成在同一芯片上对每个单元进行读/写的地址译码功能的矩阵。半导体存储器单元采用有源元件反馈，以交叉耦合反相器的形式存储逻辑1或0状态的一位信息。存储单元中的有源元件需要持续的直流(或静态)源来保持锁存的期望状态。存储单元并行排放，以便所有数据可以同时接受或读取。

本发明的一个目的是提供一个可将加到预冲信号输入端信号的频率设置成比传统半导体存储器频率要低的半导体存储器，并可提高读取数据的速度。

根据本发明的一个方面，为达到上述目标，这里提供一个半导体存储器，它包括第一和第二位线，多个在所述第一和第二位线间连接的存储单元，多对分别与相应所述多个存储单元连接的读取地址端，每对读取地址端分别提供第一和第二读取地址信号给每个相应的存储单元，所述第一读取地址信号通过所述第一位线将所述相应的存储单元的读取使能，并且所述第二读取地址信号通过所述第二位线将所述相应的存储单元的读取使能，一个输出端，以及一个与所述第一和第二位线及所述输出端连接的选择器开关，这个选择器用来控制输入，选择性地将所述输出端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能。

根据本发明的另一个方面，为达到上述目标，这里提供一个半导体存储器，它包括第一和第二位线，多个在所述第一和第二位线间连接的存储单元，多对分别与相应所述多个存储单元连接的读取地址端，每对读取地址端分别提供第一和第二读/写地址信号给每个相应的存储单元，所述第一读/写地址信号通过所述第一位线将所述相应的存储单元的读和写使能，并且所述第二读取地址信号通过所述第二位线将所述相应的存储单元的读和写使能，一个输入端，一个与所述第一和第二位线及所述输入端连接的写控制电路，这个电路选择性地将所述输入端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的写使能，一个输出端，以及一个与所述第一和第二位线及所述输出端连接的选择器开关，这个选择器用来控制输入，选择性地将所述输出端与所述第一和第二位线的相应一条连接，由此所述第一和第二地址信号将所述存储单元的读取使能。

虽然本申请的权利要求书具体指出和明确要求了被认为是本发明的主体内容，所以，本发明在这里连同它的内容，特点和优点将从以下连带附图的描述中得到更好的理解：

图1是一个示出了根据本发明的第一优选实施方式半导体存储器的原理图。图2是一个示出了根据本发明的第一优选实施方式半导体存储器读取动作的时序图。图3是一个示出了根据本发明的第二优选实施方式半导体存储器的原理图。图4是一个示出了根据本发明的第二优选实施方式半导体存储器读取动作的时序图。图5是一个示出了根据本发明的第三优选实施方式半导体存储器的原理图。图6是一个示出了根据本发明的第三优选实施方式半导体存储器读取动作的时序图。

下面将参照附图对根据本发明第一优选实施方式的半导体存储器进行详细描述。

图1是一个示出了根据本发明的第一优选实施方式半导体存储器的原理图。

如图1所示，SRAM包括将位线BIT和I BIT进行预冲并与预冲信号输入端PC连接的预冲电路1，多个存储数据的存储单元2a，2b，2c，控制对所选存储单元进行数据写的写控制电路3，以及选择器5。

预冲电路1可由一对P沟管构成，这对管子的栅通过一个反相器与预冲信号输入端PC连接，源与电源端VDD连接，漏与位线BIT和I BIT连接。当H电平加到预冲信号输入端PC时，预冲电路1将位线BIT和I BIT进行预冲。当L电平加到预冲信号输入端PC时，预冲电路1中的这对P沟管就会关闭，所以位线BIT和I BIT不与电源端VDD电学连接。