[发明专利]半导体集成电路器件

说明书

本发明涉及一种半导体集成电路器件，特别涉及一种在应用于防范采用母片法的逻辑LSI(大规模集成电路)的静电损伤时有效的技术。

母片法制造的逻辑LSI是一种按以下方式实现所需逻辑功能的器件，即如MISFET(金属绝缘体半导体场效应晶体管)等构成基本单元和I／O(输入／输出)单元的半导体元件预先形成于半导体衬底上，然后根据逻辑规范由布线互连半导体元件。

关于这种母片法的逻辑LSI，不管实际要用的管脚数量如何，预先在半导体衬底上制造预定数量的I／O单元的键合焊盘和底层(半导体元件)，由此于某逻辑规范中存在不用的管脚。在以下的说明中，称这些不连接到半导体衬底的内部电路上的不用的管脚为“NC(未连接的)管脚”。

一般情况下，这种基于母片法的逻辑LSI中，保护电路插在每个输入管脚和相应的输入电路间，以便吸收过电压，作为防止由于静电放电造成的绝缘膜或内部电路p-n结击穿的防范措施。另外，如下所述，对应于NC管脚的不使用的键合焊盘(此后称为NC焊盘)有与I／O单元键合焊盘相同的结构。

然而，本发明人的研究显示：由于对应NC管脚的NC焊盘与I／O单元间没有设置布线，所以其间不形成保护电路。因此，NC管脚的抗静电损伤强度低于连接到保护电路上的所用管脚。例如，在芯片组装(封装)步骤完成后，在任何原因引起的电荷累积于NC管脚上时，隔离NC焊盘与其正下方的半导体衬底的绝缘膜受到静电损伤，以致于引起NC焊盘和衬底间的短路。

作为防止这种NC管脚静电损伤的防范措施，例如认为在组装封装的步骤中，不在NC管脚和NC焊盘间键合引线，由此可以避免过电压加到NC焊盘上。

除此之外，日本特许公开公报120426／1994记载了一种防范措施，在对应于NC管脚的NC焊盘和不用的I／O单元间也形成保护电路，从而吸收掉NC焊盘上的令人讨厌的过电压。

防范NC管脚的静电损伤的上述措施中，在组装封装的步骤时在NC管脚和NC焊盘间不键合引线的防范措施导致了某些引线无法键合到根据逻辑规范而不同的半导体芯片中存在的NC焊盘。因此，引线键合步骤变得非常复杂，造成了逻辑LSI产量降低的问题。

另一方面，保护电路也形成于NC焊盘和不用的I／O单元间的防范措施导致了不应连接到半导体衬底内部电路的NC管脚具有二极管特性。因此，NC管脚偏离了它们的定义，另外也是导致失效的原因。

本发明的目的是提供能够增强采用母片法的逻辑LSI中NC管脚的抗静电损伤强度的技术。

结合附图进行阅读，可以从本说明书中清楚地得知本发明的上述和其它目的及新特点。

下面简述本发明性能的典型方面：

(1)本发明的半导体集成电路器件包括一个母片法逻辑集成电路，其中半导体元件预先形成于半导体衬底的主表面上，然后这些元件根据逻辑规范借助于至少两层布线互连，由此实现所需的逻辑功能，并且每个对应于根据逻辑规范不用的I／O单元之外的I／O单元的键合焊盘由多个导体层构成，每个对应于不用I／O单元的键合焊盘由与最上层布线层相同的导体层构成，且导体层数少于对应于不用的I／O单元之外的I／O单元的各键合焊盘的多层导体层的层数。

(2)本发明的半导体集成电路器件中，逻辑集成电路中至少电源电压输入单元和与此对应的键合焊盘通过多个布线层电连接。

(3)本发明的半导体集成电路器件中，在形成除不用的I／O单元外的每个I／O单元前级形成输入保护电路，在形成不用的I／O单元前级不形成输入保护电路。

(4)本发明的半导体集成电路器件中，对应于不用的I／O单元的每个键合焊盘只由与最上层布线相同的导体层构成。

(5)本发明的半导体集成电路器件中，设置三层布线层，对应于不用的I／O单元的每个键合焊盘只由与第三层布线相同的导体层构成，对应于除不用的I／O单元外的I／O单元的每个键合焊盘由这三层导体层构成。

(6)本发明的半导体集成电路器件中，逻辑集成电路构成为或者包括栅阵列，或者包括具有栅阵列的微型计算机。

(7)本发明的半导体集成电路器件包括一个封装，其中形成有包括逻辑集成电路的集成电路的半导体芯片通过各金属丝与引线电连接，各金属丝连接到所有的键合焊盘上，所说键合焊盘包括对应于不用的I／O单元的键合焊盘。

(8)本发明的半导体集成电路器件包括一个封装，其中形成有包括逻辑集成电路的集成电路的半导体芯片通过突点电极与引线电连接，各引线连接到所有的键合焊盘上，键合焊盘包括对应于不用的I／O单元的键合焊盘。