[发明专利]时钟发生器

说明书

本发明涉及一种可以有选择地确定其时钟频率的时钟发生器。

近来，人们将半导体IC(集成电路)芯片例如微机芯片的工作频率做得很高，这使得很难从半导体IC芯片外部提供与半导体IC芯片的工作频率相同频率的时钟信号。

因此，在许多芯片中提供了一种频率乘法器电路，它使用诸如PLL(锁相环路)电路，通过将从外部提供的频率相对较低的时钟信号倍乘来产生在芯片中使用的高频时钟信号。

作为为此而采用的频率乘法器的实例，在已公开的日本专利申请No.93126/’97中公开了题为“时钟发生器”的现有技术。

图3为一描述上述现有技术的时钟发生器的方框图。

参照图3，由晶体振荡器或外部电路(图中未示出)提供频率为fr的输入时钟信号，将这一信号作为一个标准时钟信号输入给相位-频率比较器3，并且同时输入给时钟选择器12。

相位一频率比较器3的输出经LPF(低通滤波器)4滤波，并送至VCO(压控振荡器)5以控制VCO5的输出频率fv。将VCO5的输出送至第一和第二分频器6和2。将第一分频器6的输出反馈至相位一频率比较器3与标准时钟信号即输入时钟信号进行比较。

根据频率控制寄存器7输出的分频控制信号8和9的逻辑状态有选择地控制第二分频器2的分频率。频率控制寄存器7也产生一个时钟选择信号11给时钟选择器12，用于从频率为fr的输入时钟信号或频率为fd的第二分频器2的输出中选择一个频率为fc的信号作为时钟输出端10的输出时钟信号。

相位一频率比较器3、LPF4和VCO5以及第一分频器6组成了一个反馈回路，它作为一个PLL电路工作，用于锁住第一分频器6的频率和相位，使它与频率为fr的输入时钟信号同步。因而，输入时钟信号的频率fr和VCO5的输出频率fv之间的关系由等式fv=M·fr来表示，其中M为表示第一分频器6的分频系数的一个正整数。

另一方面，VCO5的输出频率fv与第二分频器2的输出频率fd之间的关系由等式fd=fv/N表示，N为第二分频器2的分频系数，它是根据分频控制信号8和9的逻辑状态有选择地确定的正整数。由时钟选择信号11确定输出时钟信号的频率fc为输入信号的频率fr或第二分频器2的输出频率fd其中之一，就是说，fc=fr或fd=fr·M/N。

图4是以简要方式描述输入时钟信号频率fr、VCO5的输出频率fv和第二分频器2的输出频率fd之间关系的图表。如图4所示，现有技术的时钟发生器的最高频率是VCO5的输出频率fv=M·fr，它保持恒定，而与第二分频器2的分频系数N无关。

这样，现有技术的时钟发生器产生频率为fc的输出时钟信号，通过控制分频控制信号8和9或时钟选择信号11可以立即稳定地改变它。

然而，如果IC芯片的工作频率继续升高，现有技术的时钟发生器就会产生问题。

就是说，由于VCO5的输出频率fv比输出时钟频率fc，即芯片的工作频率高N倍，所以VCO5的输出频率fv的谐波噪声会在IC芯片中产生干扰。进一步说，第二分频器2的这个分频系数N应该足够大，以便足够精确地确定输出时钟频率fc的可调值的步进。

所以，精确地设定可选择的频率值需要VCO5的输出频率fv=N·fc高于分频器的工作频率极限，不仅是加剧了上述问题。

因此，本发明的一个主要的发明目的就是提供一种时钟发生器，从而可不需要高于输出时钟频率的频率而能够以足够精确的步进选择它的输出时钟频率，进而有助于提高IC芯片的性能并降低其能耗。

为了达到上述目的，本发明的时钟发生器包括：

一个PLL电路，通过将标准时钟信号的频率倍乘来产生一个输出时钟信号；

一个可变分频器，通过将输入时钟信号分频得到供给PLL电路的标准时钟信号；以及

一个控制装置，用于有选择地控制可变分频器的分频系数。

所述PLL电路包括：

一个相位-频率比较器，将反馈信号的频率和相位与标准时钟信号的频率和相位进行比较；

一个LPF，用于从相位-频率比较器的输出中滤除低频分量；

一个VCO，用于根据LPF的输出产生一定频率的输出时钟信号；以及

一个分频器，通过对输出时钟信号进行分频得到供给相位-频率比较器的反馈信号。

所述控制装置包括：

一个频率控制寄存器，用于确定频率控制信号的逻辑，以便确定可变分频器的分频系数；以及

一个装置，用于根据输出时钟信号要供给的电路的所需工作速度来控制该频率控制寄存器。