[发明专利]插塞的制造方法无效

专利信息
申请号: 98115223.6 申请日: 1998-06-24
公开(公告)号: CN1239823A 公开(公告)日: 1999-12-29
发明(设计)人: 何青原;侯上勇 申请(专利权)人: 世大积体电路股份有限公司
主分类号: H01L21/768 分类号: H01L21/768;H01L21/28;H01L21/302
代理公司: 柳沈知识产权律师事务所 代理人: 陶凤波
地址: 台湾省新竹*** 国省代码: 台湾;71
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摘要:
搜索关键词: 制造 方法
【权利要求书】:

1.一种插塞的制造方法,包括下列步骤:

提供一基底,该基底上形成有一介电层,其中该介电层上形成有一开口,并且该开口暴露出该基底上一设置用来电性导通的区域;

形成一黏着层覆盖该基底上设置用来电性导通的区域、该介电层的表面与开口中介电层的侧壁;

形成一插塞物质层覆盖开口中与介电层上的黏着层;

回蚀该插塞物质层,并且使该插塞物质层的高度高于介电层上的黏着层;

形成一金属层覆盖插塞物质层;

上一光致抗蚀剂,并且暴露出所述金属层的一特定区域;以及

蚀刻暴露出的金属层的所述特定区域与介电层上的插塞物质层直至大约暴露出介电层的所述表面,藉以使插塞物质层形成插塞。

2.如权利要求1所述的插塞的制造方法,其中,基底上形成有一底部金属层,以及所述介电层覆盖该底部金属层。

3.如权利要求2所述的插塞的制造方法,其中,所述设置用来电性导通的区域为一底部金属层。

4.如权利要求1所述的插塞的制造方法,其中,所述插塞物质层的材质包括钨。

5.如权利要求1所述的插塞的制造方法,其中,所述插塞物质层的材质包括铝。

6.如权利要求1所述的插塞的制造方法,其中,所述介电层的材质为二氧化硅。

7.如权利要求1所述的插塞的制造方法,其中,所述黏着层的材质为钛/氮化钛。

8.如权利要求1所述的插塞的制造方法,其中,所述黏着层的材质为氮化钛。

9.如权利要求1所述的插塞的制造方法,其中,形成所述黏着层的方法包括下列步骤:

沉积一钛层于所述开口中,覆盖所述设置用来电性导通的区域、该开口中介电层的侧壁与所述介电层;以及

形成一氮化钛层覆盖所述钛层的表面。

10.如权利要求9所述的插塞的制造方法,其中,形成该氮化钛层的方法包括反应溅射法。

11.如权利要求9所述的插塞的制造方法,其中,形成该氮化钛层的方法包括氮化反应法。

12.如权利要求1所述的插塞的制造方法,其中,形成所述插塞物质层的方法为化学气相沉积法。

13.如权利要求1所述的插塞的制造方法,其中,回蚀所述插塞物质层的方法为干蚀刻法。

14.如权利要求1所述的插塞的制造方法,其中,所述插塞物质高于所述介电层上所述黏着层的高度约为200~500埃。

15.如权利要求1所述的插塞的制造方法,其中,形成所述金属层的方法为化学气相沉积法。

16.如权利要求1所述的插塞的制造方法,其中,所述底部金属层的材质为铝合金。

17.如权利要求1所述的插塞的制造方法,其中,所述金属层的材质为铝合金。

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