[发明专利]插塞的制造方法

说明书

本发明涉及一种半导体制作工艺，特别涉及一种插塞(plug)的制造方法。

钨插塞广泛地应用于超大型集成电路的多重内连线上(interconnection)。而且目前最重要的就是如何控制钨回蚀(etch back)制作工艺所产生的凹槽(recess)现象。在钨回蚀过程中，为了完全去除晶片上的残留钨金属，需要进行长时间的过蚀刻(overetching)步骤，以避免产生电流短路。然而，过蚀刻的时间越长，则钨插塞的凹槽现象越严重。而且当半导体结构需要多层的堆叠结构时，则凹槽现象会越来越严重。凹槽现象会导致半导体元件的电性变差或者合格率降低。而现有的化学机械研磨(CMP)法，虽然可以减轻这种凹槽现象，但是由于化学机械研磨法的机械装置太昂贵，因此会增加制造成本。

图1A～1D表示现有插塞的制造流程剖面图。请参照图1，首先提供一基底10，此基底10例如形成有一底部金属层12，底部金属层12是设置用来导通其它结构的区域。然后以化学气相沉积(CVD)法形成一层介电层14覆盖基底结构。接着，以传统的微影蚀刻技术对介电层14构图以形成一开口16暴露出底部金属层12。

请参照图1B，形成一层黏着层(glue layer)18，覆盖开口16中的底部金属层12与介电层14以及介电层14的侧壁。黏着层18的目的在于增加后续制作工艺中插塞物质的黏着性，以及作为蚀刻中止层之用。其中，黏着层的材质例如为钛(Ti)/氮化钛(TiN)或氮化钛。其形成方法为先沉积一层钛覆盖该底部金属层12、开口16中介电层14的侧壁与介电层14。然后以氮化反应的方式或者是以反应溅射的方式来沉积一层氮化钛覆盖钛层。接着，以化学气相沉积法沉积插塞物质20覆盖介电层14上的黏着层18与开口16中的黏着层18。其中插塞物质20的材质例如为钨，或者为铝。

请参照图1C，以各向异性的干蚀刻法或化学机械研磨法回蚀插塞物质20，并完全去除插塞物质20以暴露出介电层14，使得插塞物质20形成插塞，然而在这种现有技术中插塞的表面上会产生凹槽22。

请参照图1D，接着，进行后续的制作工艺，例如形成一层金属层24覆盖插塞，以形成底部金属层12/插塞/金属层24的堆叠结构。由于插塞上会产生凹槽22，因此覆盖插塞的金属层24上也会有凹槽26产生。当半导体结构需要多层的堆叠结构时，则凹槽现象会越来越严重。而且在后续的沉积另一层介电层覆盖此具有凹槽的金属层24时，则会导致介电物质残留在金属层24的凹槽中，而无法清除干净，导致电性变差或者合格率降低。

因此，本发明的主要目的是提供一种插塞的制造方法，以改善插塞的凹槽现象，以避免电性变差或者合格率降低。

根据本发明的主要目的，提供一种插塞的制造方法，包括下列步骤：

提供一基底，此基底上形成有一介电层，其中介电层上形成有一开口，并且此开口暴露出基底上一用来导通其它结构的区域。然后形成一黏着层覆盖开口中用来导通其它结构的区域、开口中介电层的侧壁与介电层。接着，形成插塞物质层覆盖位于开口中与介电层上的黏着层。然后回蚀插塞物质层，并且使插塞物质层的高度大约高于介电层上的黏着层。接着形成金属层覆盖钨层。上光致抗蚀剂覆盖位于开口上的金属层，并且暴露出特定区域的金属层，以及蚀刻暴露出的金属层与位于介电层上的插塞物质层直至大约暴露出介电层的表面，藉以使得插塞物质层形成插塞。

本发明之特征之一系保留部分的插塞物质，使插塞物质的高度大约高于介电层上的黏着层，约200～500埃。并且以光致抗蚀剂同时对金属层与插塞物质构图。因此可避免插塞产生凹槽现象。以避免半导体元件的电性变差与合格率降低。

本发明的特征之二是同时对金属层与插塞物质构图，因此不须在制作工艺中加入额外的步骤，即可形成插塞。

本发明的特征之三是不须使用昂贵的化学机械研磨法的机械装置，即可制造无凹陷现象的插塞，以降低制造成本。

下面结合附图和实施例对本发明作进一步详细的说明，其中：

图1A～1D表示现有插塞的制造流程剖面图；以及

图2A～2E表示本发明一优选实施例的一种插塞的制造流程剖面图。