[发明专利]有控制字线激活/非激活定时电路的同步型半导体存储器

权利要求书

1．一种同步型半导体存储器，配有：

多个存储体，包括有按行列配置的多个存储单元的存储单元阵列和分别与所述存储单元阵列的行对应设置的多条字线；

内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；

测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；和

激活控制装置，检测与所述内部时钟信号同步输入的使所述字线激活的激活指令，输出使所述字线激活的激活开始信号；

所述激活控制装置，响应所述测试模式信号，从所述激活指令的输入定时延迟，把所述激活开始信号输出给对应的所述存储体。

2．如权利要求1所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：

锁存装置，生成并锁存与所述激活指令对应的所述激活开始信号；

控制装置，响应所述测试模式信号，根据从外部输入的外部信号电平变化的定时，输出启动信号；和

输出装置，响应所述启动信号，根据所述锁存装置的输出，输出与所述存储体对应的所述激活开始信号。

3．如权利要求1所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：

第一输出装置，生成并输出与所述激活指令对应的所述激活开始信号；

第二输出装置，响应所述测试模式信号，延迟并输出所述第一输出装置输出的所述激活开始信号；和

控制装置，响应所述测试模式信号，把所述第一输出装置的输出或第二输出装置的输出中的任一个作为所述激活开始信号输出。

4．如权利要求1所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：

输出装置，响应所述测试模式信号，把从外部输入的外部信号作为与所述激活指令对应的所述激活开始信号输出。

5．如权利要求3所述的同步型半导体存储器，其特征在于，所述第二输出装置包括：

锁存装置，响应所述测试模式信号，在决定所述激活指令的取入定时的所述内部时钟信号的下降定时中，锁存并输出所述第一输出装置的输出；和

延迟装置，延迟所述锁存装置的输出。

6．一种同步型半导体存储器，配有：

多个存储体，包括具有以行列配置的多个存储单元的存储单元阵列和与所述存储单元阵列的行对应设置的多条字线；

内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；

测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；和

非激活控制装置，检测使与所述内部时钟信号同步输入的所述字线非激活的非激活指令，输出使所述字线非激活的非激活开始信号；

所述非激活控制装置，响应所述测试模式信号，通过延迟所述非激活指令的输入定时，把所述非激活开始信号输出给对应的所述存储体。

7．如权利要求6所述的同步型半导体存储器，其特征在于，所述非激活控制装置包括：

锁存装置，生成并锁存与所述非激活指令对应的所述非激活开始信号；

控制装置，响应所述测试模式信号，根据从外部输入的外部信号电平变化的定时，输出启动信号；和

输出装置，响应所述启动信号，根据所述锁存装置的输出，输出与所述存储体对应的所述非激活开始信号。

8．如权利要求6所述的同步型半导体存储器，其特征在于，所述非激活控制装置包括：

第一输出装置，生成并输出与所述非激活指令对应的所述非激活开始信号；

第二输出装置，响应所述测试模式信号，延迟并输出所述第一输出装置输出的所述非激活开始信号；和

控制装置，响应所述测试模式信号，把所述第一输出装置的输出或第二输出装置的输出中的任一个作为所述非激活开始信号输出。

9．如权利要求6所述的同步型半导体存储器，其特征在于，所述非激活控制装置包括：

输出装置，响应所述测试模式信号，把从外部输入的外部信号作为与所述非激活指令对应的所述非激活开始信号输出。