[发明专利]有控制字线激活/非激活定时电路的同步型半导体存储器

说明书

本发明涉及通过响应外部时钟信号进行动作的同步型半导体存储器，特别涉及用于实现高速性能测试的结构。

以高速存取为目的开发的同步型半导体存储器，把数据的读出或写入所必需的动作(指令)与来自外部的所有稳定周期中施加的时钟(外部时钟信号)同步地进行。

其中，用图31说明以往的同步型半导体存储器。

图31所示的以往的同步型半导体存储器9000包括：控制信号缓冲器1；内部时钟产生电路2；地址缓冲器3；模式调节设定电路4；预充电信号产生电路12；动作信号产生电路13和多个存储体(bank)(图31中有B0、B1、B2和B3)。

存储体B0、B1、B2和B3包括各自的行控制电路、字激励器7、存储单元阵列9、读出放大器和IO栅极。在图31中，用一个方框8表示读出放大器和IO栅极。各个存储体能够独立地进行字线的激活、数据读出、数据写入和字线的非激活。

存储单元阵列9包括以行列状配置的多个存储单元M，存储单元M分别与行方向对应设置的字线WL和与列方向对应设置的位线对BL、/BL的交点连接。内部时钟产生电路2取入外部时钟信号CLK，输出控制内部动作的内部时钟信号CLK0。

控制信号缓冲器1配有初级输入16和缓冲器17。初级输入16接收外部控制信号(外部行地址选通脉冲信号/RAS外部列地址选通脉冲信号/CAS、外部允许写入信号/WE、外部芯片选择信号/CS等)。缓冲器17取入输入装置16的输出，输出与内部时钟信号CLK0同步对应的内部控制信号(RAS、CAS、WE、CS等)。

地址缓冲器3取入从外部接收的地址信号A，输出内部地址信号。地址信号A按分时方式多路施加行地址信号X和列地址信号Y。并且，地址缓冲器3配有图中未示的存储体地址解码器，通过解码地址信号A，输出指定对应的存储体的存储体解码信号BK(或其反向的ZBK)。

动作信号产生电路13响应从外部输入的动作指令，输出控制指定的存储体的行控制电路6的动作开始信号ZACT(图31中为ZACT(0)、ZACT(1)、ZACT(2)、ZACT(3))。

预充电信号产生电路12响应从外部输入的预充电指令，输出控制指定的存储体的行控制电路6的预充电开始信号ZPRE(图31中为ZPRE(0)、ZPRE(1)、ZPRE(2)、ZPRE(3))。

各个行控制电路6如果接收对应的动作开始信号ZACT，那么分别按非激活状态输出用于预充电对应位线的预充电信号，或按激活状态输出使字激励器7激活的字激励器激活信号，并且按激活状态输出使读出放大器激活的读出放大器激活信号。

其结果，从预充电状态打开构成存储单元阵列9的位线BL、/BL，字线WL升为H电平。而且，存储单元M中存储的数据由读出放大器放大。

此外，各个行控制电路6如果接收对应的预充电开始信号ZPRE，那么分别按非激活状态输出字激励器激活信号，按非激活状态输出读出放大器激活信号，并且按激活状态输出位线预充电信号。其结果，在存储单元阵列9中包含的字线WL的电位下降至L电平，读出放大器变为非激活状态，位线对BL和/BL预充电到预充电电位Vb1。

如果从外部输入读出指令，那么用读出放大器锁存的数据被传输到IO栅极，并且放大后由数据输入输出端子输出。

并且，如果从外部输入写入指令，那么从数据输入输出端子输入的数据通过IO栅极和读出放大器，写入对应的存储单元M。

再有，模式调节设定电路4是通过响应外部信号检测是否设定特定模式的电路，通过响应从控制信号缓冲器1和地址缓冲器3接收的信号(比如，模式寄存器设定指令+H电平的地址信号ADD7)，输出测试模式信号。此外，还有通过直接控制外部测试模式PAD，设定测试模式信号的方法。

下面，用图32A～图32F的定时图说明以往的同步型半导体存储器9000动作的一例。

图32中，A表示外部时钟信号CLK；B表示外部控制信号/CS；C表示外部控制信号/RAS；D表示外部控制信号/CAS；E表示外部控制信号/WE；F表示地址信号A。其中，芯片选择信号/CS是用于在选择多个芯片内使工作的芯片的控制信号，在以下的指令输入时，变为L电平的激活状态。

首先，说明由激活指令使字线激活的动作。这种情况下，输入动作指令ACT(把外部控制信号/CS、/RAS设定成L电平，把外部控制信号/CAS和/WE设定为H电平)。