[发明专利]半导体集成电路的逻辑合成方法无效
| 申请号： | 98116350.5 | 申请日： | 1995-01-18 |
| 公开（公告）号： | CN1221923A | 公开（公告）日： | 1999-07-07 |
| 发明（设计）人： | 小原一刚 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H03K19/00 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 王以平 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体 集成电路 逻辑 合成 方法 | ||
【权利要求书】：
1．一种半导体集成电路的设计方法，该半导体集成电路包括多个组合电路(X,5)，其中各组合电路均设置在相关的一个信号传输路径上，该方法包括下列步骤：
产生包括由低电压源驱动的第一逻辑门电路(X2,X3,X4)和设置在为关键路径的第一信号传输路径上并由高电压源驱动的第二逻辑门电路(X1)的第一组合电路(X)，该第一逻辑门电路(X2,X3,X4)和第二逻辑门电路(X1)将设置在与第一信号传输路径不同的第二信号传输路径上；
确定是否存在所述第一组合电路(X)中的第一逻辑门电路(X2)的输出就是该第一组合电路(X)中的第二逻辑门电路的输入的混合形式，以及
如果存在着这样一种混合形式，则用由高电压源驱动的逻辑门电路置换所述第一组合电路(X)中的第一逻辑门电路(X2)。
2．如权利要求1所述的半导体集成电路的设计方法，其中，所述由高电压源驱动的、设置在为关键路径的第一信号传输路径上的所述第二逻辑门电路(X1)是这样形成的，使所述第一信号传输路径的信号传输延迟时间等于或小于设计上的延迟上限值。
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