[发明专利]半导体集成电路的逻辑合成方法

说明书

本发明是申请日为95年1月18日、申请号为95101330.0、发明名称为“逻辑合成方法及半导体集成电路”的发明专利申请的分案申请。

本发明涉及用于从寄存器传送层(register transfer level)生成半导体集成电路的逻辑合成方法的改良，特别是涉及生成低功耗的半导体集成电路的逻辑合成方法。

目前，在半导体集成电路的设计中，用寄存器传送层(以下简称为RTL)的功能记述来表示作为开发对象的半导体集成电路，并用此RTL记述来进行逻辑合成，这样，就采用了生成要开发的半导体集成电路的顺序设计。

图24给出了现有技术的RTL记述。图25给出了应用RTL记述由逻辑合成所生成的逻辑电路(半导体集成电路)。

图24的RTL记述是在功能层明确规定了多个寄存器间数据传送的一种记述。在该图的RTL记述中，r1、r2、r3、r4为寄存器，func1、func2、func3、func4为上述寄存器间组合电路的功能的记述，assign语句和always语句是记述各寄存器与各组合电路的连接关系的语句。

由图24的RTL记述合成逻辑电路时，通过给出面积或速度的制约条件，用面积和速度的折衷(trade-off)曲线来决定电路、

在由述RTL记述生成的图25所示的逻辑电路中，101、103、105和107是用逻辑合成把明示于上述RTL记述中的寄存器r1、r2、r3、r4进行了变换(映射)后的触发电路，它们直接与示于上述图24的RTL记述中的寄存器r1、r2、r3、r4相对应。108是时钟缓冲器。100、102、104和106是与图24的RTL记述中的func1、func2、func3、func4相对应的组合电路(组合逻辑电路)。上述组合电路100、102、104和106是从图24的RTL的功能记述出发作为面积和速度折衷曲线上的一个电路而进行了变换后的电路。

如假定工作频率为f，负载电容为C，电压为V，则半导体集成电路的功耗P可用下式来表示：

P=f·C·V²

所以，降低半导体集成电路的功耗有降低工作频率f、减小负载电容C和降低电源电压V三种方法，而且降低电源电压时降低功耗的效果最好。

但是，若将电源电压设置得低，则在构成逻辑电路的多个路径中具有最大延迟时间的关键路径的延迟时间也要增大。

特开平5-299624号公报公开了一种逻辑门电路，其中的多数个不需以高速操作的逻辑门电路用低电压源驱动，其余的需要高速操作的逻辑门电路用高电压源驱动。但是，上述日本专利申请没有公开在使用低压电源和高压电源这两种电压源时考虑到关键路径的问题。

当从以上述那样低电压源驱动的低速工作型的逻辑门电路向以高电压源驱动的高速工作型的逻辑门电路传送数据时，例如特开平5-67963号公报所公开的那样，就需在此两个逻辑门电路之间配置电平变换电路以便把用低电压源驱动的逻辑门电路的输出电平变高。但是，示于上述图25的各个组合电路是由例如示于图26或图27的那种多个逻辑门构成的电路，故在该图的组合电路中，若假定关键路径为图中粗线所示的路径，则在用高电压源驱动这一关键路径时就必须在各图中以符号O所表示的多个位置(此位置的数目在图26中为8处，在图27中为12处)上判断且配置电平变换电路。在集成度高的半导体集成电路中，组合电路的数目极其多，同时，构成各组合电路的逻辑门电路的数目也极多。因而，在集成度如此高的半导体集成电路中，在具有关键路径的一个组合电路里，需要电平变换电路的位置的数目将变得很多，而具有关键路径的组合电路的数目也很多。所以，整个集成电路中所需电平变换电路的数目将变成一个庞大的数字。结果，在集成度高的半导体集成电路的设计中，虽然可以用极少的组合电路来判断需设电平变换电路的位置且配置所需的电平变换电路，但在整个半导体集成电路中判断上述电平变换电路的配置位置既繁杂又麻烦，还要很长的时间，故设计工作非常复杂。

本发明的目的在于提供一种设计半导体集成电路的设计方法，这种方法可以简单地生成低功耗的半导体集成电路而不会招致增加待开发的半导体集成电路中各组合电路的关键路径的延迟时间。

换句话说，本发明试图利用公开号为5-299624号日本专利申请的技术来降低半导体集成电路的总的功率消耗，其方法是仅利用高压驱动构成关键路径的逻辑门电路，而不增加关键路径的延迟时间。