[发明专利]半导体器件的制造方法

说明书

本发明涉及一种半导体器件的制造方法，特别涉及一种诸如掩模ROM(只读存储器)之类的半导体器件的制造方法，这类半导体器件的编码程序是通过离子注入写入的存储信息。

在一块掩模ROM中，由于是在其晶片形成步骤中作编码程序的，因而要求将掩模ROM的往返时间(TAT)缩小到比临近晶片形成的最终步骤时的编码程序步骤短。也就是说，由于在掩模ROM的制造中在紧接编码程序步骤之前有许多晶片是处于存放步骤之中，而它们的编码程序步骤是按照各自用户的编码数据进行的，因而若能缩短编码程序步骤与最终步骤之间的时间就能提前提交掩模ROM。

在常规的半导体器件制造方法中，是在形成栅电极或是形成一层夹层绝缘膜之后进行编码程序的，与此相反，在有一种制造方法中，为了缩短产品的TAT，在形成铝布线之后进行编码程序。

对后一种方法将参照图9至13予以描述。图9中是一“非与”(NAND)型掩模ROM存储器阵列的平面视图，设置了元件隔离区42以及与元件隔离区42正交的栅电极44。一层铝布线46排列在元件隔离区42上，盖住后述区域。编码程序的离子注入区47被安排成使它们盖住存储单元晶体管的沟道。

图10是沿图9中的A-B线所取的存储器阵列的一剖面图，它示出了一过量刻蚀深度为t4时的编码程序步骤。在图10中，由一层场氧化膜形成的元件隔离区42形成在一块P型半导体基片41上，而一层多晶硅的栅电极44则经元件隔离区42以及形成在邻近元件隔离区42之间的栅绝缘膜43形成在半导体基片上。在栅电极44上形成一层夹层绝缘膜45，并在部分夹层绝缘膜45上形成一层铝布线46，夹层绝缘膜45在元件隔离区42的正上方。在铝布线46上形成一层光刻胶膜49，并经对光刻胶膜49进行图形加工对夹层绝缘膜45而后对编码程序的离子注入区47(图9)进行开孔。编码程序的离子注入是经光刻胶膜49的开孔部位并以铝布线46作掩模进行的。经夹层绝缘膜45、栅电极44和栅绝缘膜43注入N型离子(例如，磷离子P+)，并在存储单元晶体管的沟道区内形成N型的扩散层50。编码程序取决于存储单元晶体管的沟道区内是否形成有N型扩散层50。未形成有N型扩散层50的存储单元晶体管的阈值未变，并保持为增强型晶体管，而形成有N型扩散层50的存储单元晶体管则阈值下降，并变成耗尽型晶体管。

图11为沿图9的A-B线所取的存储器单元阵列的剖面图，它示出一过量刻蚀深度为t5时的编码程序，t5大于t4。图10和11之间过量刻蚀深度的差别是由在半导体器件制造步骤中的刻蚀装置等的刻蚀条件不同造成夹层绝缘膜45的过量刻蚀深度不同而引起的。由于t5大于t4，自基片表面起测量的图11中为编码程序进行离子注入形成在半导体基片41中的N型扩散层50要比图10中所示的情形深。因而，图11中所示情形的存储单元晶体管的阈值没有得到充分降低，就有可能造成错误的编码程序。此外，由于N型扩散层50形成得深，邻近存储器单元晶体管之间的区域P中的元件隔离被降低，这也可能产生错误的程序。

图12和13是沿图9中A-B线所取存储器单元阵列的剖面图，它们分别示出了当夹层绝缘膜45的厚度为t6和为t7时的编码程序步骤。图12和图13之间夹层绝缘膜45的厚度差是半导体器件制造步骤中的薄膜形成装置等的薄膜形成条件不同造成的。由于t6大于t7，自基片表面起测量的图13中为编码程序进行离子注入形成的N型扩散层50的深度相比起来要大于图12中所示情形，即使当过量刻蚀深度相同时也是如此。因而，图13所示情形的存储器单元晶体管的阈值没有得到充分降低，就有可能造成错误的编码程序。此外，由于N型扩散层50的深度大，邻近的N型扩散层50之间的区域P内的元件隔离特性下降，要引起编码程序差错。

通常在晶片制造中存在着制造条件的变动。特别是，可能引起编码程序差错的制造条件变动可使晶片加工的成品率下降。此外，由于在一片晶片内以及在晶片之间出现制造条件的变动，就有多种变动的制造条件引起编码程序差错。

在过去，是由于在铝布线图形加工中出现的夹层绝缘膜的厚度变动以及夹层绝缘膜的过量刻蚀深度的变动引起差错的程序。也就是说，为编码程序进行离子注入所通过的夹层绝缘膜的厚度受这两类的变动而变动。因此，由离子穿过厚度变化的夹层绝缘膜形成的N型扩散层深度也是变化的，这使存储器单元晶体管的阈值变动，引起编码程序差错。特别是，在NAND型单元阵列的情况下，当N型扩散层的深度增大时，邻近存储器单元晶体管之间元件隔离区的元件隔离特性下降，导致差错的程序。