[发明专利]半导体器件布线布局方法及存储所用程序的介质

说明书

本发明涉及一种半导体器件的布线布局方法及半导体器件的布线布局程序记录于其上的记录介质，所述半导体器件中有多个布线层，它们构成电源布线层、接地布线层和连接各元件的布线层。

关于半导体器件的常规布线布局方法，例如，采用将图形形状和布线排列设置成使电源布线和接地布线的中间区域制作得尽可能地大的布局方法(日本专利申请特许公开平1-239964，日本专利申请特许公开平5-055380等)。日本申请特许公开平1-239964中所述的布线布局方法被称作第一现有技术，日本专利申请特许公开平5-055380所述的半导体集成电路器件称为第二现有技术。

图1A是展示由第一现有技术的布线布局方法布设的半导体器件的布线的平面图，图1B是图1A中布线的剖面图。这里，如图1A和1B所示，硅衬底51上连接各元件的布线层55、接地布线层52、和电源布线层53是层叠的。层间绝缘层54a形成于布线层55和接地布线层52之间，层间绝缘层54b形成于接地布线层52和电源布线层53之间。通过层间绝缘层54a和54b由电源布线层53和接地布线层52向形成于衬底51上的集成电路供电。形成为穿过层间绝缘层54b相对的电源布线层53和接地布线层52构成布线电容的对电极。

在如上所述构成的第一现有技术中，利用层间绝缘层54b形成布线电容，由电源布线层53和接地布线层52构成对电极。如上所述当旁路电容形成于电源布线层53和接地布线层52之间时，其间产生的电源噪声等会减少。

图2A是展示根据第二现有技术的半导体集成电路器件的布线结构的平面图，图2B是展示图2A的布线结构的剖面图。参见图2A，其中未示出图2B中形成于最上层的绝缘膜68。如图2A和2B所示，在硅衬底61的表面上选择地形成多个扩散层61a，在硅衬底61上形成电源电压和地电势加于其上的端子61b等，由此构成多个有源元件。在硅衬底61上交替层叠多层层间绝缘层65a和多层信号布线层62。

此外，电源电压V_dd加于其上的电源布线层63形成于层间绝缘层65a上，电源布线层63选择地连接到形成于芯片的外围部分的多个焊盘67上。地电势V_ss加于其上的层间绝缘层65b和接地布线层64依次形成于电源布线层63上。接地布线层64选择地连接到焊盘67。有源元件的电源和地端子61b，通过形成于层间绝缘层65a中的连接通孔66a连接到电源布线层63，并通过形成于层间绝缘层65a和65b中的连接通孔66b连接到接地布线层64。

在如上所述的第二现有技术中。在布线电容的对电极由电源布线层63和接地布线层64构成时，可以抑制电磁噪声的产生。

然而，采用第一现有技术的布局方法时，很难设计电源布线层63和接地布线层64的最佳形状。不可能进行元件的设置和布线的形成。此外，在过高地估算元件的设置区和布线的形成区时，电源布线层63和接地布线层64间的中间区减少，不能获得有效布线电容。为了设计电源布线层63和接地布线层64的最佳形状，就要反复实验多次。半导体器件开发周期延长，开发费用提高。

关于根据第二现有技术的半导体集成电路器件，制造器件时间和制造成本不利地增加。这是因为一般情况下即使在形成两布线层获得的半导体器件中，也需要至少三层、四层或更多层布线层，用于制造产2A和2B所示的集成电路器件。

本发明的目的是提供一种半导体器件的布线布局方法，能够以低成本获得高可靠性的半导体器件，及半导体器件的布线布局程序记录于其上的记录介质。

根据本发明的半导体器件的布线布局方法包括确定芯片面积和芯片区的步骤。在芯片区设置各元件，并形成连接各元件的布线。确定连接各元件且相对设置成在芯片的厚度方向彼此隔开的电源布线层和接地布线层的形状。将电源布线层和接地布线层设计成使这些层间的中间区尽可能大。

根据本发明的半导体器件的布线布局方法可以包括以下步骤：在确定芯片面积和芯片区的步骤之前，估算形成于芯片区上的元件数、元件面积、连接各元件的布线的形成区、及电源布线层和接地布线层的最小必需形成区。最好是根据元件的数量、元件面积、布线形成区、及电源布线层和接地布线层的形成区确定芯片面积和芯片区。

根据本发明的半导体器件布线布局方法最好包括以下步骤：在确定芯片面积和在芯片区设置元件的两步骤之间，在芯片区上暂时设置元件，并在最小必需形成区中布设电源布线层和接地布线层。在设置元件步骤中，可以根据半导体器件电路设计时所用的基本排列信息(net listinformation)确定元件的设置位置。