[发明专利]硬蚀刻掩模

说明书

本发明一般说来涉及器件制造，特别是涉及例如用于蚀刻如沟槽电容器所用深槽的改进的硬蚀刻掩模。

在器件制造中，在衬底上形成绝缘层、半导体层和导体层。对各层进行构图产生各种特征和间隙，形成各种器件，例如晶体管、电容器、和电阻器。然后使这些器件互连实现要求的电功能。

在某些应用中，在衬底中产生槽或深槽，例如形成沟槽电容器。通过各向异性蚀刻例如反应离子蚀刻(RIE)实现槽的产生。设置硬掩模层并进行构图用做RIE掩模。一般，在硬掩模层之下设置其它层例如基底(pad)氮化物和基底氧化物。氮化层用做后续工艺的抛光阻止层，基底氧化层促进粘附，降低硅衬底与基底氮化层之间的应力。如此，硬掩模层必需足够地致密，以承受RIE过程中的离子轰击。此外，掩模层应具有比抛光层实质上更高的蚀刻速率，可在不去除其它基底层的情况下使其去除。

通常，TEOS氧化物用做硬掩模层。TEOS足够致密足以承受RIE。但是，TEOS不能对氧化物选择地蚀刻。这在TEOS硬掩模的去除过程中会引起问题。例如TEOS硬掩模的去除对基底氮化物之下的基底氧化物也有腐蚀，导致基底氮化物与衬底分离。

由上述讨论可知，期望提供带有硬掩模层的基底叠层，该硬掩模层可以对氧化物选择地去除。

本发明涉及对衬底的反应离子蚀刻，形成例如深槽(DT)。根据一个实施例，在衬底表面上形成具有硬掩模层的基底(pad)叠层，该硬掩模层包括磷掺杂的硅酸盐玻璃(PSG)。在基底氧化层和基底氮化层上形成PSG，构成基底叠层。

在一个实施例中，PSG包括的磷(P)浓度与基底氧化层产生足够的蚀刻选择性而且小于产生不稳定层的浓度。对于基于PSG的臭氧，P浓度大于约1wt％，以避免表面依赖性。

对基底叠层构图，使准备形成DT的衬底区域暴露。使用PSG作为DT蚀刻掩模，通过反应离子蚀刻(RIE)对暴露的衬底区域进行蚀刻。如此，RIE形成要求深度的DT，用来形成沟槽电容器。

图1是沟槽电容器存储器单元。

图2A～C是根据本发明一个实施例包括硬掩模的基底叠层。

本发明涉及硬蚀刻掩模。出于展示的目的，从深槽制备中所用的基底叠层的角度说明本发明。深槽用做随机存取存储器集成电路(IC)中的存储器单元所用的沟槽电容器。但是，本发明显然可以广泛地应用于可以对氧化物选择地去除的基底掩模。

为了方便，对沟槽电容器动态RAM(DRAM)单元进行说明。参见图1，其中展示了沟槽电容器DRAM单元。这种DRAM单元例如披露于Nesbit etal.,A 0.6μm² 256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST),IEDM 93-627，在这里针对所有目的引用为参考文献。如图所示，DRAM单元包括形成在衬底101中的沟槽电容器160。一般用经n-型杂质重掺杂的多晶硅161填充槽。多晶硅用做电容器的一个极板，通常称为“存储结点”。由n-型杂质掺杂的埋置板165围绕槽的下部。在槽的上部是用于减少寄生泄漏的轴环168。结点介质163把电容器的两个极板分开。设置包括n-型杂质的埋置阱170连接阵列中的DRAM单元的各埋置极板。埋置阱之上是p-型阱173。p-型阱用于减少垂直泄漏。

DRAM单元还包括晶体管110。该晶体管包括栅极112和包含n-型杂质的源113和漏114扩散区。源和漏的设计取决于晶体管的工作。为了方便，这里的术语“源”和“漏”可互换。通过称为“结点扩散”的扩散区125实现晶体管与电容器的连接。叠栅也称为“字线”，一般包括多晶硅层166和氮化层168。另外，层166是包括硅化物的多晶硅-硅化物层，例如钼(MoSi_x)、钽(TaSi_x)、钨(WSi_x)、钛(TiSi_x)、或钴(CoSi_x)，位于多晶硅层之上用于降低字线电阻。在一个实施例中，多晶硅-硅化物层包括在多晶硅之上的WSi_x。氮化物衬层169覆盖叠栅和衬底。氮化层168和氮化物衬层在后续工艺中起蚀刻或抛光阻止层作用。

设置浅槽隔离(STI)180，使DRAM单元与其它单元或器件隔开。如图所示，在该槽上形成字线120并由STI在此隔离。字线120称为“通过字线”。这种构成称为折合位线结构体系。

在字线上形成层间介电层189。在层间介电层上形成代表位线的导体层190。在层间介电层中设置位线接触孔186，使源113与位线190接触。